[發明專利]3D存儲器件及其制造方法

有效

• 申請號: 202010055220.X
• 申請日: 2020-01-17
• 公開（公告）號: CN111211131B
• 公開（公告）日: 2023-08-08
• 發明（設計）人: 肖夢;耿靜靜;張慧;吳佳佳;王攀
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H10B41/35
• 分類號: H10B41/35;H10B41/27;H10B43/35;H10B43/27
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;李向英

1.一種3D存儲器件，包括：

半導體襯底，所述半導體襯底具有多個凸起結構；

位于所述半導體襯底之上的柵疊層結構，所述柵疊層結構包括交替堆疊的多個柵極導體和多個層間絕緣層；

貫穿所述柵疊層結構的多個溝道柱和多個虛擬溝道柱，所述多個虛擬溝道柱與所述多個凸起結構對應；以及

多個第一外延結構和多個第二外延結構，所述多個第一外延結構分別位于所述多個溝道柱底部，所述多個第二外延結構分別位于所述多個虛擬溝道柱底部，

其中，所述多個柵極導體包括設置在所述多個溝道柱和所述半導體襯底之間的底部選擇柵極；

所述多個凸起結構與所述底部選擇柵極之間由所述層間絕緣層隔開，使得所述虛擬溝道柱的第二外延結構與所述底部選擇柵極完全隔離；

所述底部選擇柵極的上表面不高于所述多個凸起結構的上表面。

2.根據權利要求1所述的3D存儲器件，其中，所述多個凸起結構的形狀包括圓臺狀。

3.根據權利要求1所述的3D存儲器件，其中，所述半導體襯底包括核心區域和臺階區域。

4.根據權利要求3所述的3D存儲器件，其中，所述溝道柱位于所述核心區域，所述虛擬溝道柱位于所述核心區域和/或臺階區域。

5.根據權利要求1所述的3D存儲器件，其中，所述多個溝道柱分別經相應的所述第一外延結構與所述半導體襯底電連接，所述多個虛擬溝道柱分別經相應的所述第二外延結構與所述半導體襯底電連接。

6.根據權利要求1所述的3D存儲器件，其中，所述溝道柱和/或所述虛擬溝道柱從芯部依次包括隧穿介質層、電荷存儲層、阻擋介質層和溝道層，所述溝道層與所述外延結構連接。

7.根據權利要求6所述的3D存儲器件，其中，所述溝道柱和/或所述虛擬溝道柱還包括絕緣芯部。

8.一種3D存儲器件的制造方法，包括：

在半導體襯底上形成絕緣疊層結構，所述半導體襯底上具有多個凸起結構，所述絕緣疊層結構包括交替堆疊的多個犧牲層和多個層間絕緣層；

形成貫穿所述絕緣疊層結構的多個溝道孔和多個虛擬溝道孔，所述多個虛擬溝道孔的位置與所述多個凸起結構的位置相對應；

形成位于所述多個溝道孔底部的多個第一外延結構和位于所述多個虛擬溝道孔底部的多個第二外延結構；

在所述多個溝道孔中形成溝道柱和在所述多個虛擬溝道孔中形成虛擬溝道柱；以及

將所述絕緣疊層結構置換為柵疊層結構，所述柵疊層結構包括交替堆疊的多個柵極導體和多個層間絕緣層，

其中，所述多個柵極導體包括設置在多個溝道柱和所述半導體襯底之間的底部選擇柵極；

所述多個凸起結構與所述底部選擇柵極之間由所述層間絕緣層隔開，使得所述虛擬溝道柱的第二外延結構與底部選擇柵完全隔離；

所述底部選擇柵極的上表面不高于所述多個凸起結構的上表面。

9.根據權利要求8所述的制造方法，其中，在形成所述絕緣疊層結構的步驟之前，還包括：

在所述半導體襯底上形成多個凸起結構。

10.根據權利要求9所述的制造方法，其中，在所述半導體襯底上形成多個凸起結構的步驟包括：

在所述半導體襯底的表面形成圖案化的掩膜；

蝕刻所述半導體襯底，形成所述多個凸起結構。

11.根據權利要求8所述的制造方法，其中，所述多個凸起結構的形狀包括圓臺狀。

12.根據權利要求8所述的制造方法，其中，所述半導體襯底包括核心區域和臺階區域。

13.根據權利要求12所述的制造方法，其中，所述溝道柱位于所述核心區域中，所述虛擬溝道柱位于所述核心區域和/或所述臺階區域中。