[發明專利]一種3D NAND存儲器及其制造方法

有效

• 申請號: 202010054215.7
• 申請日: 2020-01-17
• 公開（公告）號: CN111223872B
• 公開（公告）日: 2023-04-07
• 發明（設計）人: 吳林春;張坤
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H10B43/35
• 分類號: H10B43/35;H10B43/27
• 代理公司: 北京漢之知識產權代理事務所(普通合伙) 11479
• 代理人: 陳敏

本發明提供一種3D?NAND存儲器及其制造方法，包括在襯底上形成堆疊結構，堆疊結構包括由在第一方向上連續延伸的多個第二柵線縫隙分割成的存儲區塊，存儲區塊的通孔區域中形成有陣列分布的溝道結構，并且在存儲區塊的通孔區域中還形成有在第一方向上延伸并且間隔分布的第一柵線縫隙，該第一柵線縫隙可以是形成在通孔區域的溝道結構中間的通孔。該第一柵線縫隙有利于通孔區域內排溝道結構附近的外延結構的生長，因此內排溝道結構附近不會出現空隙，由此避免器件后期出現漏電等風險。另外，同時通過該第一柵線縫隙與第二柵線縫隙去除堆疊結構中的犧牲層，能夠顯著減少去除犧牲層所需的時間，同時有利于柵極導電材料的形成，相應地也就能夠降低生產成本。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種3D?NAND存儲器及其制造方法。

背景技術

隨著集成電路中器件的特征尺寸的不斷縮小，堆疊多個平面的存儲單元以實現更大存儲容量并實現每比特更低成本的3D存儲器技術越來越受到青睞。

在3D?NAND工藝中，通常通過形成柵線縫隙，形成堆疊柵極層，為了控制有效的柵極區域面積，需要對柵線縫隙的尺寸進行限制，由此使得柵線縫隙的尺寸非常有限，在后續通過柵線縫隙形成共源極并進一步形成共源極的接觸部的時候，接觸部與共源極的位置稍有偏差，便會導致接觸部橋接共源極兩側的柵極層，產生漏電等危害，嚴重影響器件的使用。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種3D?NAND存儲器及其制造方法，本發明在在存儲區塊的通孔區域中形成有溝道結構以及在第一方向上延伸并且間隔分布的第一柵線縫隙，該第一柵線縫隙可以是形成在通孔區域的溝道結構中間的通孔。該第一柵線縫隙有利于通孔區域內排溝道結構附近的外延結構的生長，因此內排溝道結構附近不會出現空隙，由此避免器件后期出現漏電等風險。

為實現上述目的及其它相關目的，本發明提供了一種3D?NAND存儲器的制造方法：該制造方法包括以下步驟：

提供襯底，所述襯底上形成有犧牲層和隔離層交替層疊的堆疊結構，其中靠近所述襯底的第一層犧牲層為共源犧牲層，所述堆疊結構包括若干存儲塊區，每個存儲塊區包括通孔區域，所述通孔區域包括第一柵線縫隙區域，若干所述存儲塊區由第二柵線縫隙區域分割而成；

刻蝕所述堆疊結構至暴露所述共源犧牲層，分別在所述第一柵線縫隙區域和所述第二柵線縫隙區域形成多個第一柵線縫隙以及第二柵線縫隙，多個所述第一柵線縫隙在第一方向上間隔分布，所述第二柵線縫隙在所述第一方向上連續延伸；

通過多個所述第一柵線縫隙和所述第二柵線縫隙去除并替換所述共源犧牲層及其余犧牲層，分別形成選擇性外延結構及柵極層。

可選地，該3D?NAND存儲器制造方法還包括以下步驟：

刻蝕所述堆疊結構及部分所述襯底，在所述通孔區形成陣列排布的溝道孔；

在所述溝道孔的側壁及底部依次沉積形成阻擋層、電荷俘獲層、隧穿層及溝道層；

在所述溝道孔的核心區填充介電隔離材料。

可選地，該3D?NAND存儲器制造方法還包括：

分別在多個所述第一柵線縫隙和所述第二柵線縫隙中形成多個第一陣列共源極和第二陣列共源極。

可選地，通過多個所述第一柵線縫隙和所述第二柵線縫隙去除并替換所述共源犧牲層及其余犧牲層，分別形成選擇性外延結構及柵極層，還包括以下步驟：

在多個所述第一柵線縫隙和所述第二柵線縫隙的側壁及底部形成間隔層；

刻蝕所述第一柵線縫隙和所述第二柵線縫隙的底部的所述間隔層，暴露所述共源犧牲層形成開口；

通過所述開口去除所述共源犧牲層形成第一溝槽；