[發(fā)明專利]一種面向處理器芯片的靜電放電抗擾度測(cè)試方法及組件

有效

• 申請(qǐng)?zhí)枺?/td>: 202010051024.5
• 申請(qǐng)日: 2020-01-17
• 公開(kāi)（公告）號(hào): CN111175641B
• 公開(kāi)（公告）日: 2022-09-30
• 發(fā)明（設(shè)計(jì)）人: 吳建飛;李雅菲;張紅麗;鄭亦菲;李宏;吳健煜;王宏義;鄭黎明;劉培國(guó)
• 申請(qǐng)（專利權(quán)）人: 天津市濱海新區(qū)軍民融合創(chuàng)新研究院;中國(guó)人民解放軍國(guó)防科技大學(xué)
• 主分類號(hào): G01R31/28
• 分類號(hào): G01R31/28;G01R31/00
• 代理公司: 長(zhǎng)沙國(guó)科天河知識(shí)產(chǎn)權(quán)代理有限公司 43225
• 代理人: 徐志宏

本發(fā)明涉及集成電路檢測(cè)技術(shù)領(lǐng)域，公開(kāi)一種面向處理器芯片的靜電放電抗擾度測(cè)試組件及方法，以提高測(cè)試的精細(xì)度和便利性。本發(fā)明組件包括：分別用于測(cè)試IC芯片不同引腳抗擾度的無(wú)電容探針和帶電容探針；探針連接器，一端用于連接靜電放電發(fā)生器的輸出端，一端用于能拆卸的連接所述無(wú)電容探針或所述帶電容探針。所述帶電容探針?biāo)鶖y帶的電容為能串聯(lián)在所述探針連接器與被測(cè)高速DDR芯片單端信號(hào)引腳之間的耦合電容。所述無(wú)電容探針用于將所述探針連接器與高速DDR芯片差分信號(hào)的引腳進(jìn)行連接；且所述組件還包括：針對(duì)差分引腳設(shè)置有并聯(lián)的耦合電容將以對(duì)接被測(cè)高速DDR芯片差分信號(hào)雙端引腳的定制PCB測(cè)試板。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路檢測(cè)技術(shù)領(lǐng)域，尤其涉及一種面向處理器芯片的靜電放電抗擾度測(cè)試組件及方法。

背景技術(shù)

ESD(Electro-static discharge，靜電放電)是20世紀(jì)中期以來(lái)形成的以研究靜電的產(chǎn)生、危害及靜電防護(hù)等的學(xué)科，國(guó)際上習(xí)慣將用于靜電防護(hù)的器材統(tǒng)稱為ESD。

ESD測(cè)試即靜電放電測(cè)試，用來(lái)對(duì)電子和電氣設(shè)備直接來(lái)自操作者和對(duì)近鄰物體的靜電放電時(shí)的抗擾能力進(jìn)行驗(yàn)證。因?yàn)殪o電通常瞬間電壓非常高(大于幾千伏)，是造成電子元器件或者集成電路造成過(guò)度電應(yīng)力(EOS：Electrical Over Stress)的主要元兇；作為電子工業(yè)的損壞原因之一，會(huì)影響生產(chǎn)合格率，制造成本，產(chǎn)品質(zhì)量。隨著集成電路產(chǎn)品的制造工藝不斷發(fā)展，集成電路的抗靜電損傷能力需要被更精確的測(cè)量。

目前只有系統(tǒng)級(jí)的靜電放電標(biāo)準(zhǔn)ISO10605、IEC 61000-4-2，以及根據(jù)系統(tǒng)級(jí)標(biāo)準(zhǔn)發(fā)布的測(cè)試控制裝置，如：專利公開(kāi)號(hào)：CN106526366A。在標(biāo)準(zhǔn)Generic IC EMC TestSpecification中關(guān)于ESD的描述為系統(tǒng)級(jí)ESD。

目前集成電路的標(biāo)準(zhǔn)使用范圍大多為電子元器件，而并沒(méi)有針對(duì)IC具體到引腳的靜電放電測(cè)試標(biāo)準(zhǔn)，更未制定完備的集成電路高速信號(hào)注入標(biāo)準(zhǔn)。本發(fā)明是針對(duì)集成電路領(lǐng)域，參考IEC 61000-4-2中靜電放電波形及標(biāo)準(zhǔn)布置，設(shè)計(jì)一種面向處理器芯片的靜電放電抗擾度測(cè)試方法。

發(fā)明內(nèi)容

本發(fā)明目的在于公開(kāi)一種面向處理器芯片的靜電放電抗擾度測(cè)試組件及方法，以提高測(cè)試的精細(xì)度和便利性。

為達(dá)上述目的，本發(fā)明公開(kāi)一種面向處理器芯片的靜電放電抗擾度測(cè)試組件，包括：

分別用于測(cè)試IC芯片不同引腳抗擾度的無(wú)電容探針和帶電容探針；

探針連接器，一端用于連接靜電放電發(fā)生器的輸出端，一端用于能拆卸的連接所述無(wú)電容探針或所述帶電容探針。

優(yōu)選地，所述帶電容探針?biāo)鶖y帶的電容為能串聯(lián)在所述探針連接器與被測(cè)高速DDR芯片單端信號(hào)引腳之間的耦合電容。

優(yōu)選地，所述無(wú)電容探針用于將所述探針連接器與高速DDR芯片差分信號(hào)的引腳進(jìn)行連接；且所述組件還包括：針對(duì)差分引腳設(shè)置有并聯(lián)的耦合電容將以對(duì)接被測(cè)高速DDR芯片差分信號(hào)雙端引腳的定制PCB測(cè)試板。

為達(dá)上述目的，本發(fā)明還公開(kāi)一種面向處理器芯片的靜電放電抗擾度測(cè)試方法，包括：

將被測(cè)IC芯片的引腳劃分為兩種類型；一類基于無(wú)電容探針進(jìn)行抗擾度測(cè)試，一類基于帶電容探針進(jìn)行抗擾度測(cè)試；

確定被測(cè)引腳的類型，選擇相應(yīng)的無(wú)電容探針或帶電容探針經(jīng)探針連接器連接靜電放電發(fā)生器以進(jìn)行測(cè)試。

優(yōu)選地，當(dāng)測(cè)量高速DDR芯片的單端信號(hào)時(shí)，選用所述帶電容探針進(jìn)行測(cè)試，所述帶電容探針?biāo)鶖y帶的電容為能串聯(lián)在所述探針連接器與被測(cè)高速DDR芯片單端信號(hào)引腳之間的耦合電容；當(dāng)測(cè)量高速DDR芯片的差分信號(hào)時(shí)，選用針對(duì)差分引腳設(shè)置有并聯(lián)的耦合電容將以對(duì)接被測(cè)高速DDR芯片差分信號(hào)雙端引腳的定制PCB測(cè)試板，然后選用無(wú)電容探針進(jìn)行測(cè)試。