[發明專利]一種降低cache訪問功耗的方法和電路在審
| 申請號： | 202010050733.1 | 申請日： | 2020-01-17 |
| 公開（公告）號： | CN113138657A | 公開（公告）日： | 2021-07-20 |
| 發明（設計）人： | 周悅峰;牟剛 | 申請（專利權）人： | 炬芯科技股份有限公司 |
| 主分類號： | G06F1/3234 | 分類號： | G06F1/3234 |
| 代理公司： | 深圳君信誠知識產權代理事務所(普通合伙) 44636 | 代理人： | 劉偉 |
| 地址： | 519085 廣東省珠海市高*** | 國省代碼： | 廣東;44 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 降低 cache 訪問 功耗 方法 電路 | ||
1.一種降低cache訪問功耗的方法，其特征在于，包括：
CPU發出對cache訪問請求的訪問地址，所述訪問地址包括地址高位和地址低位；
比較控制器對所述地址高位與地址寄存器中的高位緩存地址進行比較；
如果上述比較結果一致，所述CPU直接訪問與所述高位緩存地址相對應的RAM。
2.根據權利要求1所述的方法，其特征在于，所述比較控制器的比較結果如果不一致，則執行普通的cache訪問流程。
3.根據權利要求2所述的方法，其特征在于，所述執行普通的cache訪問流程進一步包括：
讀取各個RAM的數據；
判斷被訪問命中的RAM，并記錄所述命中的RAM；
更新所述地址寄存器中的高位緩存地址的值。
4.根據權利要求1所述的方法，其特征在于，所述CPU直接訪問與所述高位緩存地址相對應的RAM進一步包括：所述比較控制器打開與所述對應的RAM相連接的門控制器，使得所述CPU訪問所述對應的RAM。
5.一種降低cache訪問功耗的電路，其特征在于，包括比較控制器、N個RAM、N個門控制器以及地址寄存器，所述N個門控制器分別與N個RAM相連；
所述比較控制器和N個門控制器以及外部CPU相連，用于接收外部CPU發出的cache訪問請求的訪問地址，所述訪問地址包括地址高位和地址低位；
所述比較控制器與所述CPU和所述地址寄存器相連，用于對所述地址高位與地址寄存器中的高位緩存地址進行比較，并根據比較結果對所述N個門控制器進行開關控制。
6.根據權利要求5所述的降低cache訪問功耗的電路，其特征在于，所述比較控制器還用于，
當比較結果不一致時，所述比較控制器控制N個門控制器全部打開，用于執行普通的cache訪問流程；
當比較結果一致時，所述比較控制器控制打開相應RAM連接的門控制器，所述相應RAM為與所述高位緩存地址相對應的RAM。
7.根據權利要求5所述的降低cache訪問功耗的電路，其特征在于，所述CPU進一步包括：
讀取單元，用于讀取各個RAM的數據；
判斷單元，用于判斷被訪問命中的RAM，并記錄所述命中的RAM；
地址更新單元，用于向地址寄存器發出高位緩存地址更新的指令。
8.一種電路，包括如權利要求5～7任一所述的降低cache訪問功耗的電路。
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