[發明專利]抗三節點翻轉的高速D鎖存器

在審

• 申請號: 202010041892.5
• 申請日: 2020-01-15
• 公開（公告）號: CN111162770A
• 公開（公告）日: 2020-05-15
• 發明（設計）人: 杜芳芳;郭靖
• 申請（專利權）人: 中北大學
• 主分類號: H03K19/003
• 分類號: H03K19/003
• 代理公司: 哈爾濱市松花江專利商標事務所 23109
• 代理人: 董玉嬌

1.抗三節點翻轉的高速D鎖存器，其特征在于，包括28個NMOS晶體管N1至N28和16個PMOS晶體管P1至P16；

晶體管P16的源極、晶體管N28的漏極、晶體管N22的漏極、晶體管N24的漏極和晶體管N26的漏極連接后，作為鎖存器的輸入信號D的輸入端；

晶體管N23的漏極、晶體管N25的漏極、晶體管N27的漏極連接后，作為鎖存器的輸入信號DN的輸入端，且輸入信號D和輸入信號DN相反；

晶體管N22至N28的柵極和晶體管P15的柵極連接后，作為鎖存器的時鐘信號CLK的輸入端；

晶體管P16的柵極和晶體管N19的柵極連接后，作為鎖存器的時鐘信號CLKN的輸入端，且時鐘信號CLK與時鐘信號CLKN相反；

晶體管P16的漏極、晶體管N28的源極、晶體管P15的漏極和晶體管N19的漏極連接后，作為鎖存器輸出信號Q的輸出端，同時，還作為節點Q；

晶體管P1的源極、晶體管P3的源極、晶體管P5的源極、晶體管P7的源極、晶體管P9的源極和晶體管P11的源極均與電源的正極連接；

晶體管P1的柵極、晶體管P3的漏極、晶體管P4的源極、晶體管N2的柵極、晶體管P5的柵極、晶體管P7的漏極、晶體管P8的源極、晶體管N4的柵極、晶體管P9的柵極、晶體管P11的漏極、晶體管P12的源極、晶體管N6的柵極、晶體管N16的漏極、晶體管N17的漏極和晶體管N18的漏極連接后，作為節點X7；

晶體管P1的漏極、晶體管P2的源極、晶體管N1的柵極、晶體管N7至N9的漏極、晶體管P3的柵極、晶體管P5的漏極、晶體管P6的源極、晶體管N3的柵極、晶體管P7的柵極、晶體管P9的漏極、晶體管P10的源極、晶體管N5的柵極和晶體管P11的柵極連接后，作為節點X8；

晶體管P2的漏極與晶體管N1的漏極連接；晶體管P2的柵極、晶體管N7的柵極、晶體管N6的源極、晶體管N14的柵極、晶體管N15的漏極和晶體管N27的源極連接后，作為節點X6；

晶體管N1的源極、晶體管N10的漏極、晶體管N15的柵極、晶體管N16的柵極、晶體管N22的源極和晶體管P4的柵極連接后，作為節點X1；

晶體管N9的柵極、晶體管N10的柵極、晶體管N2的源極、晶體管N11的漏極、晶體管N23的源極、晶體管P14的柵極、晶體管N20的柵極和晶體管P6的柵極連接后，作為節點X2；

晶體管N7至N18的源極均與電源地連接；

晶體管P4的漏極與晶體管N2的漏極連接；

晶體管P6的漏極與晶體管N3的漏極連接；晶體管N3的源極、晶體管N11的柵極、晶體管N12的漏極、晶體管P8的柵極、晶體管N17的柵極和晶體管N24的源極連接后，作為節點X3；

晶體管N12的柵極、晶體管N4的源極、晶體管N13的漏極、晶體管P10的柵極、晶體管N8的柵極、晶體管N25的源極、晶體管P13的柵極和晶體管N21的柵極連接后，作為節點X4；

晶體管P8的漏極與晶體管N4的漏極連接；

晶體管P10的漏極與晶體管N5的漏極連接；晶體管N5的源極、晶體管N13的柵極、晶體管N14的漏極、晶體管P12的柵極、晶體管N18的柵極和晶體管N26的源極連接后，作為節點X5；

晶體管P12的漏極與晶體管N6的漏極連接；

晶體管P13的源極接電源正極，晶體管P13的漏極與晶體管P14的源極連接，晶體管P14的漏極與晶體管P15的源極連接，晶體管N19的源極與晶體管N20的漏極連接，晶體管N20的源極與晶體管N21的漏極連接，晶體管N21的源極接電源地。

2.根據權利要求1所述的抗三節點翻轉的高速D鎖存器，其特征在于，時鐘信號CLK為低電平“0”時，鎖存器鎖存；時鐘信號CLK為高電平“1”時，鎖存器導通。

3.根據權利要求1所述的抗三節點翻轉的高速D鎖存器，其特征在于，當時鐘信號CLK為低電平“0”，鎖存器鎖存低電平“0”時，鎖存器的敏感節點為X2、X4、X6、X7和X8；

當時鐘信號CLK為低電平“0”，鎖存器鎖存高電平“1”時，鎖存器的敏感節點為X1、X3、X5、X7和X8。

4.根據權利要求1所述的抗三節點翻轉的高速D鎖存器，其特征在于，包括正常工作狀態和容錯工作狀態。