[發明專利]基于異步時鐘的FPGA萬兆以太網數據高速發送方法

有效

• 申請號: 202010040924.X
• 申請日: 2020-01-15
• 公開（公告）號: CN111262655B
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 李澄;李春鵬;官國飛;王寧
• 申請（專利權）人: 江蘇方天電力技術有限公司
• 主分類號: H04L1/00
• 分類號: H04L1/00;G06F13/42;G06F5/06
• 代理公司: 南京鐘山專利代理有限公司 32252
• 代理人: 戴朝榮

1.一種基于異步時鐘的FPGA萬兆以太網數據高速發送方法，其特征在于，在FPGA上建立通過AXI4-Stream總線進行通信的寫控制模塊、異步FIFO、讀控制模塊、萬兆以太網MAC，其中寫控制模塊和異步FIFO的寫入端工作在第一時鐘域A，讀控制模塊、萬兆以太網MAC和異步FIFO的讀出端工作在第二時鐘域B；

所述寫控制模塊根據待發送數據的AXI4-Stream總線狀態以及異步FIFO的可編程滿狀態信號prog_full，來控制異步FIFO寫入端的FIFO寫使能信號wr_en，其中異步FIFO可編程滿狀態信號prog_full有效的條件設置為異步FIFO能夠容納的數據量小于萬兆以太網傳輸所容忍的最大幀長的K倍，?其中K的范圍為[0.01,0.125]；

所述讀控制模塊根據異步FIFO讀數據狀態以及異步FIFO的可編程空狀態信號prog_empty，來控制異步FIFO讀出端的FIFO讀使能信號rd_en以及萬兆以太網MAC的讀出數據有效信號axis_tvalid，其中異步FIFO可編程空狀態信號prog_empty有效的條件設置為異步FIFO能夠容納的數據量大于設定的閾值，該閾值與時鐘域A與時鐘域B之間的精準度頻差相關。

2.根據權利要求1所述的一種基于異步時鐘的FPGA萬兆以太網數據高速發送方法，其特征在于，寫控制模塊實現的流程為：

異步FIFO的寫數據由tdata、tkeep、tlast三類信號構成，異步FIFO寫數據的位寬是這三類信號位寬的總和，這三類信號直接來自待發送數據AXI4-Stream總線的發送數據axis_tdata、保持發送數據信號axis_tkeep、發送數據的最后標志位信號axis_tlast；

異步FIFO的寫使能信號wr_en由待發數據AXI4-Stream總線的發送數據有效信號axis_tvalid信號與中間控制信號wr_mask邏輯與產生；

所述wr_mask信號在上電時設置為高電平，在待發數據AXI4-Stream總線的axis_tvalid信號與axis_tlast信號都為高電平時設置為異步FIFO可編程滿狀態信號prog_full的反狀態；

待發送數據AXI4-Stream總線的傳輸握手信號axis_tready永遠設置為高電平。

3.根據權利要求1所述的一種基于異步時鐘的FPGA萬兆以太網數據高速發送方法，其特征在于，所述讀控制模塊實現的流程為：

萬兆以太網MAC的AXI4-Stream總線的讀出數據有效信號axis_tvalid在可編程空狀態信號prog_empty無效時設置為高電平，在可編程空狀態信號prog_empty有效時且檢測到傳輸握手信號axis_tready與異步FIFO讀數據的最后標志位信號tlast都有效時，設置為低電平；

異步FIFO的讀使能信號rd_en由讀出數據有效信號axis_tvalid以及傳輸握手信號axis_tready通過邏輯與產生；

萬兆以太網MAC的AXI4-Stream總線的讀出數據axis_tdata、保持讀出數據信號axis_tkeep、讀出數據的最后標志位信號axis_tlast直接來自于異步FIFO讀數據的tdata、tkeep、tlast信號。

4.根據權利要求1所述的一種基于異步時鐘的FPGA萬兆以太網數據高速發送方法，其特征在于，兩個異步時鐘的工作頻率為156.25MHz。