[發明專利]3D存儲器件及其制造方法

在審

• 申請號: 202010040592.5
• 申請日: 2020-01-15
• 公開（公告）號: CN111211128A
• 公開（公告）日: 2020-05-29
• 發明（設計）人: 肖夢;耿靜靜;王攀;吳佳佳;王香凝;張慧;劉新鑫
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11551;H01L27/1157;H01L27/11578
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;楊思雨

1.一種3D存儲器件，包括：

半導體襯底；

位于所述半導體襯底之上的疊層結構，所述疊層結構包括交替堆疊的多個柵極導體和多個層間絕緣層；

貫穿所述疊層結構的多個溝道柱和多個假溝道柱；以及

多個第一外延結構和多個第二外延結構，所述多個溝道柱分別經相應的所述第一外延結構與所述半導體襯底電連接，所述多個假溝道柱分別經相應的所述第二外延結構與所述半導體襯底電連接，

其中，所述多個柵極導體包括設置在所述多個溝道柱和所述半導體襯底之間的底部選擇柵極，所述多個第一外延結構貫穿所述底部選擇柵極且所述多個第二外延結構未貫穿所述底部選擇柵極。

2.根據權利要求1所述的3D存儲器件，其中，所述半導體襯底包括第一區域和第二區域，所述第一區域的第一表面低于所述第二區域的第一表面。

3.根據權利要求2所述的3D存儲器件，其中，所述第一區域為所述器件的中間區域，所述第二區域為所述器件的臺階區域。

4.根據權利要求3所述的3D存儲器件，其中，所述溝道柱位于所述疊層結構的所述中間區域，所述假溝道柱位于所述疊層結構的所述中間區域和/或所述臺階區域。

5.根據權利要求1所述的3D存儲器件，其中，所述多個第一外延結構和所述多個第二外延結構從所述襯底中延伸至位于所述底部選擇柵極上表面的所述層間絕緣層的相應位置。

6.根據權利要求2所述的3D存儲器件，其中，所述第二區域沒有所述底部選擇柵極。

7.根據權利要求1所述的3D存儲器件，其中，所述溝道柱和/或所述假溝道柱從芯部依次包括隧穿介質層、電荷存儲層、阻擋介質層和溝道層，所述溝道層與所述外延結構連接。

8.根據權利要求7所述的3D存儲器件，其中，所述溝道柱和/或所述假溝道柱還包括絕緣芯部。

9.一種3D存儲器件的制造方法，包括：

在襯底上形成絕緣疊層結構，所述絕緣疊層結構包括交替堆疊的多個犧牲層和多個層間絕緣層；

形成貫穿所述絕緣疊層結構的多個溝道孔和多個假溝道孔；

形成位于所述多個溝道孔底部的多個第一外延結構和多個第二外延結構，所述多個溝道孔分別經相應的所述第一外延結構與所述半導體襯底連接，所述多個假溝道孔分別經相應的所述第二外延結構與所述半導體襯底連接；

在所述多個溝道孔中形成溝道柱和在所述多個假溝道孔中形成假溝道柱；以及

將所述絕緣疊層結構置換為柵疊層結構，所述柵疊層結構包括交替堆疊的多個柵極導體和多個層間絕緣層，

其中，所述多個柵極導體包括設置在所述多個溝道柱和所述半導體襯底之間的底部選擇柵極，所述多個第一外延結構貫穿所述底部選擇柵極且所述多個第二外延結構未貫穿所述底部選擇柵極。

10.根據權利要求9所述的制造方法，其中，所述半導體襯底包括第一區域和第二區域，所述第一區域的第一表面低于所述第二區域的第一表面。

11.根據權利要求10所述的制造方法，其中，所述第一區域為所述器件的中間區域，所述第二區域為所述器件的臺階區域。

12.根據權利要求11所述的制造方法，其中，所述溝道柱位于所述疊層結構的所述中間區域，所述假溝道柱位于所述疊層結構的所述中間區域和/或所述臺階區域。

13.根據權利要求10所述的制造方法，其中，形成所述絕緣疊層結構的步驟包括：

減薄所述襯底的第一區域；

在所述襯底得到表面依次沉積第一絕緣層和第一犧牲層；

去除所述第二區域的第一犧牲層；

交替沉積第二絕緣層和第二犧牲層，

其中，所述第一絕緣層、第二絕緣層、第一犧牲層和第二犧牲層組成絕緣疊層結構。