[發明專利]適應信號輸入模式的信號接收裝置及其信號處理方法在審
| 申請號: | 202010036681.2 | 申請日: | 2020-01-14 |
| 公開(公告)號: | CN113190486A | 公開(公告)日: | 2021-07-30 |
| 發明(設計)人: | 林正剛;張弘毅;莊秉卓 | 申請(專利權)人: | 瑞昱半導體股份有限公司 |
| 主分類號: | G06F13/40 | 分類號: | G06F13/40 |
| 代理公司: | 北京市君合律師事務所 11517 | 代理人: | 畢長生;李文晴 |
| 地址: | 中國臺灣新竹*** | 國省代碼: | 臺灣;71 |
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| 摘要: | |||
| 搜索關鍵詞: | 適應 信號 輸入 模式 接收 裝置 及其 處理 方法 | ||
1.一種適應信號輸入模式的信號接收裝置,包括:
一第一選擇器,所述第一選擇器的第一輸入端和第二輸入端分別接收第一輸入信號和第二輸入信號,所述第一選擇器的輸出端則輸出一第一輸出信號,并在一初始狀態下,所述第一選擇器選擇輸出所述第一輸入信號作為所述第一輸出信號;
一第二選擇器,所述第二選擇器的第一輸入端和第二輸入端分別接收所述第一輸入信號和所述第二輸入信號,所述第二選擇器的輸出端則輸出一第二輸出信號,并在所述初始狀態下,所述第二選擇器選擇輸出所述第二輸入信號作為所述第二輸出信號;
一第三選擇器,所述第三選擇器的第一輸入端接收所述第一輸出信號經直流轉換后的直流信號,所述第三選擇器的第二輸入端接收所述第二輸出信號,所述第三選擇器的輸出端則輸出一第三輸出信號,并在所述初始狀態下,所述第三選擇器選擇輸出所述第二輸出信號作為所述第三輸出信號;以及
一控制電路,具有第一輸入端和第二輸入端并分別接收所述第一輸出信號和所述第三輸出信號,所述控制電路用來對所述第一輸出信號和所述第三輸出信號進行交互相減,以生成第一差值信號和第二差值信號,并在第一預設時間內,分別計數所述第一差值信號和所述第二差值信號的信號邊緣數量,以及根據在所述第一預設時間內所計數出的所述信號邊緣數量,判斷所述信號輸入模式是否為差分信號,其中當判斷所述信號輸入模式不為所述差分信號時,所述控制電路輸出為一第一邏輯電平的模式選擇信號,以控制所述第三選擇器改為選擇輸出所述直流信號作為所述第三輸出信號,而當判斷所述信號輸入模式為所述差分信號時,所述控制電路則輸出為一第二邏輯電平的所述模式選擇信號,以控制所述第三選擇器保持選擇輸出所述第二輸出信號作為所述第三輸出信號。
2.根據權利要求1所述的信號接收裝置,其特征在于,所述控制電路包括:
一信號檢測電路,耦接所述控制電路的所述第一輸入端和所述第二輸入端,并用來檢測所述第一輸出信號和/或所述第三輸出信號的信號電平是否超過一第一臨界電壓,當所述第一輸出信號和/或所述第三輸出信號的所述信號電平超過所述第一臨界電壓時,所述信號檢測電路輸出一致能信號;以及
一信號處理電路,耦接所述控制電路的所述第一輸入端和所述第二輸入端,當收到所述信號檢測電路所輸出的所述致能信號時,用來對所述第一輸出信號和所述第三輸出信號進行交互相減,然后將交互相減后的結果與一第二臨界電壓作比較,以消去其信號電平小于所述第二臨界電壓的噪音而生成所述第一差值信號和所述第二差值信號,并在所述第一預設時間內,分別計數所述第一差值信號和所述第二差值信號的所述些信號邊緣數量,以及根據在所述第一預設時間內所計數出的所述些信號邊緣數量,判斷所述信號輸入模式是否為所述差分信號。
3.根據權利要求2所述的信號接收裝置,其特征在于,所述信號檢測電路包括:
一第一比較器,所述第一比較器的正相輸入端和反相輸入端分別接收所述第一輸出信號和所述第一臨界電壓,并當所述第一輸出信號的所述信號電平超過所述第一臨界電壓時,所述第一比較器的輸出端輸出為高邏輯電平的一第一比較信號,而當所述第一輸出信號的所述信號電平不超過所述第一臨界電壓時,所述第一比較器的所述輸出端則輸出為低邏輯電平的所述第一比較信號;
一第一觸發器,所述第一觸發器的頻率輸入端耦接所述第一比較器的所述輸出端,并當所述第一比較器輸出為所述高邏輯電平的所述第一比較信號時,所述第一觸發器的輸出端則保持輸出為所述高邏輯電平的一第一鎖存信號;
一第二比較器,所述第二比較器的正相輸入端和反相輸入端分別接收所述第三輸出信號和所述第一臨界電壓,并當所述第三輸出信號的所述信號電平超過所述第一臨界電壓時,所述第二比較器的輸出端輸出為所述高邏輯電平的一第二比較信號,而當所述第三輸出信號的所述信號電平不超過所述第一臨界電壓時,所述第二比較器的所述輸出端則輸出為所述低邏輯電平的所述第二比較信號;
一第二觸發器,所述第二觸發器的頻率輸入端耦接所述第二比較器的所述輸出端,并當所述第二比較器輸出為所述高邏輯電平的所述第二比較信號時,所述第二觸發器的輸出端則保持輸出為所述高邏輯電平的一第二鎖存信號;以及
一或門,具有第一輸入端和第二輸入端分別接收所述第一鎖存信號和所述第二鎖存信號,以及一輸出端用來輸出所述第一鎖存信號和所述第二鎖存信號經邏輯或后的運算結果作為所述致能信號。
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