[發明專利]一種電子元器件通孔插裝工藝應力損傷仿真分析方法

在審

• 申請號: 202010032398.2
• 申請日: 2020-01-13
• 公開（公告）號: CN111859723A
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 張素娟;榮珂伊;李顏若玥;萬博;付桂翠
• 申請（專利權）人: 北京航空航天大學
• 主分類號: G06F30/23
• 分類號: G06F30/23
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明涉及一種電子元器件通孔插裝工藝應力損傷仿真分析方法，包括以下步驟：步驟一：通孔插裝工藝過程應力應變關鍵影響因素分析；步驟二：確定仿真參數；步驟三：通孔插裝器件模型建立及簡化；步驟四：工藝溫度應力仿真分析；步驟五：仿真模型驗證；步驟六：仿真模型修正；步驟七：工藝過程應力損傷失效機理分析。采用PFMECA分析的手段針對通孔插裝工藝開展研究，找到通孔插裝工藝過程中對應力有關鍵影響的因素，通過仿真分析對得到的關鍵因素進行仿真分析，并通過電測法對仿真模型進行驗證和修正，最后結合仿真模型對通孔插裝工藝過程的應力損傷機理進行總結，從而為進行有效的工藝優化提供理論依據。

(一)技術領域：

本發明涉及一種電子元器件通孔插裝工藝應力損傷仿真分析方法，它采用PFMECA分析 的手段針對通孔插裝工藝開展研究，從工藝過程本身出發進行分析，對其進行故障模式、影 響與危害性分析，找到通孔插裝工藝過程中對應力有關鍵影響的因素。借助有限元分析軟件 對得到的關鍵因素進行仿真分析，得到工藝過程后器件的應力應變分布情況，并通過實物試 驗的方法對仿真模型進行驗證和修正，最后結合仿真模型對通孔插裝工藝過程的應力損傷機 理進行總結，從而為進行有效的工藝優化提供理論依據。

(二)背景技術：

隨著板級電路的組裝技術的高密度，高精度，高靈活性，高質量發展，集成電路的規模 快速發展。通孔插裝技術以其高性價比、可靠性和適用性高的優點成為電子組件的重要組成 部分。而通孔插裝工藝過程中產生的應力或多或少地影響器件、焊點和PCB板的可靠性，工 藝過程殘余應力造成的應力損傷會對后續電子產品的使用、維護和壽命長度等產生影響。

目前對通孔插裝工藝過程缺陷的研究主要為研究焊點在工作過程中由于循環的溫度變化 帶來的熱應力疲勞損傷，少有對工藝過程本身引入殘余應力的研究。且更多的研究集中于BGA 焊點和SMT焊點而不是通孔焊點。其次在對通孔插裝工藝的研究過程中多采用有限元仿真的 方法，但大多數仿真僅停留在理論層面，不能驗證所建仿真模型的準確度。為此本方法以通 孔插裝工藝為研究對象，針對其工藝過程中引入的應力應變及其可能造成的對器件、焊點、 PCB板應力損傷問題，建立電子元器件通孔插裝工藝應力損傷機理的有限元分析方法。通過 對工藝過程中的失效模式和失效機理的研究，建立針對焊點和PCB板的應力仿真模型，可以 找出通孔插裝工藝中風險等級最高的工藝因素，分析工藝過程中引入的應力損傷對整個電子 組件的影響，可以解決由工藝過程殘余應力不明從而難以分析其具體影響的問題，從而為進 行有效的工藝優化、提高電路板組件質量提供理論依據，為評價電子組件可靠性、預計電子 組件壽命提供技術基礎。

(三)發明內容：

1、目的：本發明的目的是提供一種電子元器件通孔插裝工藝應力損傷仿真分析方法，該 方法考慮了不同工序中由于工藝本身引入的應力對器件可靠性造成的影響以及仿真模型的準 確性。該方法解決了由于工藝過程殘余應力不明從而難以分析其具體影響的問題，且驗證了 仿真模型的正確性，使仿真結果更有參考價值，為進行有效的工藝優化和缺陷預防控制提供 了理論依據。

2、技術方案：本發明是一種電子元器件通孔插裝工藝應力損傷仿真分析方法，它包括如 下步驟：

步驟一：通孔插裝工藝過程應力應變關鍵影響因素分析；

在對通孔插裝工藝過程進行仿真分析之前，首先需要確定通孔插裝工藝過程中引入應力 應變的最主要影響因素。針對電子元器件組裝過程中的通孔插裝工藝過程，先確定其工藝流 程，確定最主要的幾個工序，對重要工序進行細化分析得到重要工序的工藝流程表。采用 PFMECA分析法，分析重要工藝流程潛在的失效模式，失效影響，找出導致失效的主要因素， 評價其風險優先度，確定影響元器件可靠性的關鍵工藝步驟，確定產品中最大殘余應力來源， 從而確定關鍵要素即下一步有限元分析的分析對象。

步驟二：確定仿真參數；