[發明專利]一種時域有限差分法硬件加速器系統及其實現方法

有效

• 申請號: 202010026838.3
• 申請日: 2020-01-10
• 公開（公告）號: CN111209249B
• 公開（公告）日: 2021-11-02
• 發明（設計）人: 粟濤;孔昶;陳弟虎
• 申請（專利權）人: 中山大學
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 廣州嘉權專利商標事務所有限公司 44205
• 代理人: 何文聰

本發明公開了一種時域有限差分法硬件加速器系統及其實現方法，該系統包括鏈式計算處理單元排列結構、多組存儲塊和激勵源賦值器；所述鏈式計算處理單元排列結構為沿一維方向排列的多個PE的組合，用于對電磁場仿真的三維網格格點的電場值和/或磁場值進行計算；所述存儲塊由多個塊隨機存儲器構成，用于存儲所述PE計算得到的網格格點的電場值和/或磁場值；所述激勵源賦值器用于對所述存儲塊存儲的電場值和/或磁場值進行賦值。本發明能夠提高PE的利用率，減少FPGA上綜合實現的布線難度和延時，增大片外存儲帶寬能力，提高PE陣列的擴展性和網格適應性。本發明可應用于基于FPGA平臺的硬件加速器領域。

技術領域

本發明涉及一種基于FPGA平臺的硬件加速器領域，尤其是一種時域有限差分法硬件加速器系統及其實現方法。

背景技術

現有的基于FPGA(Field Programmable Gate Array)平臺的時域有限差分法硬件加速器在計算三維空間中的電磁場時，會將需要進行仿真的大網格根據FPGA上的邏輯資源與存儲資源的多少，平均地分割成若干個小網格，并為每個小網格分配一個計算處理單元PE (Processing Element)與存儲數據的一組塊隨機存儲器BRAM(Block RAM)，形成一個小網格的三維陣列。每個計算處理單元PE負責對該小網格內所有格點的電場值與磁場值進行計算，通過掃描的方式依次對每個格點的值進行更新。所有小網格完成計算之后，再將小網格塊隨機存儲器BRAM內的電場值與磁場值按照小網格的組合方式輸出，以還原大網格的結構。

在實際工程中使用時域有限差分法硬件加速器時，需要進行電磁場仿真的網格尺寸可能會比較大，格點分布比較密集，導致整個網格的電場值和磁場值數據量很大，無法同時存放在FPGA片上的存儲中，需要將部分數據存放在片外的動態隨機存取存儲器DRAM備于FPGA讀寫。這要求硬件加速器有較靈活的存儲結構和數據存取模式，以及需要考慮存儲帶寬的瓶頸問題。此外，實際工程應用中不同的仿真空間有不同的尺寸及長寬高比例，現有的加速器中使用的PE三維陣列模式，難以用同一種陣列分布來適應不同的網格結構。所以，使用加速器時往往需要根據網格結構的比例來重新配置PE三維陣列的排布與數目，來保證PE陣列的正常工作及每個PE的利用率。這個缺陷會導致每次仿真不同的工程需要重新燒寫FPGA的比特流以配置不同系統的硬件加速器，工程量很大，在實際工程中難以實用。即PE陣列的擴展性和網格適應性很弱。

發明內容

為了解決至少一個上述技術問題，本發明的目的在于提供一種時域有限差分法硬件加速器系統及其實現方法。

本發明所采取的技術方案是：一方面，本發明實施例包括一種時域有限差分法硬件加速器系統，包括鏈式計算處理單元排列結構、多組存儲塊和激勵源賦值器；

所述鏈式計算處理單元排列結構為沿一維方向排列的多個PE的組合，所述鏈式計算處理單元排列結構用于對電磁場仿真的三維網格格點的電場值和/或磁場值進行計算；

所述存儲塊由多個塊隨機存儲器構成，所述存儲塊用于存儲所述PE計算得到的網格格點的電場值和/或磁場值；

所述激勵源賦值器用于在每個時間步計算完之后，向對應的所述存儲塊輸出激勵源值，以對所述存儲塊存儲的電場值和/或磁場值進行賦值。

進一步地，所述鏈式計算處理單元排列結構在執行對電磁場仿真的三維網格格點的電場值和磁場值進行計算這一步驟時，具體用于：

所述鏈式計算處理單元排列結構掃描連續的網格格點，當掃描到網格邊界，所述鏈式計算處理單元排列結構將超出所述網格邊界部分的PE關閉，并切換至同一二維平面上的另一一維方向繼續進行掃描；

掃描所有網格格點，計算出所有網格格點的電場值和磁場值。

進一步地，每個所述PE分別對應一組所述存儲塊，所述存儲塊用于存儲對應PE的計算結果。