[發明專利]一種半導體結構及其制作方法

有效

• 申請號: 202010026504.6
• 申請日: 2020-01-10
• 公開（公告）號: CN111081708B
• 公開（公告）日: 2022-10-11
• 發明（設計）人: 張中;周文犀;夏志良
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L27/1157;H01L27/11582;H01L27/11524;H01L27/11556;H01L23/544
• 代理公司: 北京漢之知識產權代理事務所(普通合伙) 11479
• 代理人: 陳敏

本發明提供一種半導體結構及其制作方法，該制作方法包括以下步驟：提供一襯底，所述襯底中定義有多個芯片區域及位于相鄰所述芯片區域之間的切割道區域；形成第一層級結構于所述襯底上；形成絕緣間隔層于所述第一層級結構上；形成第二層級結構于所述絕緣間隔層上。本發明通過臺階的改版，在晶圓切割道里形成至少一具有階梯結構的疊層結構，例如金字塔結構，該疊層結構包括在垂直方向上交替堆疊的兩種材料層，可以緩解晶圓切割道區域與芯片區域(特別是存儲陣列區)的應力差異，在晶圓切割道區域的疊層結構中形成溝道套刻標記或對準標記，可以保證晶圓切割到區域與芯片區域真實的對準表現一樣，從而減少工藝偏移，有利于提高生產良率。

技術領域

本發明屬于半導體集成電路制造領域，涉及一種半導體結構及其制作方法。

背景技術

平面結構的NAND閃存已接近其實際擴展極限，給半導體存儲器行業帶來嚴峻挑戰。新的3D NAND技術，垂直堆疊了多層數據存儲單元，具備卓越的精度。該技術可支持在更小的空間內容納更高存儲容量，進而帶來很大的成本節約、能耗降低，以及大幅的性能提升以全面滿足眾多消費類移動設備和要求最嚴苛的企業部署的需求。

現有的3D NAND的晶圓切割道里填的全是硅酸乙酯(TEOS)，膜層應力與存儲陣列區的氮化硅/氧化硅堆疊結構(NO stack)存在很大間隙，導致晶圓切割道里的對準(Overlay，簡稱OVL)程度無法準確反映存儲陣列區的對準程度，從而導致工藝偏移。

因此，如何提供一種新的半導體結構及其制作方法，以獲得存儲陣列區真實的對準表現，成為本領域技術人員亟待解決的一個重要技術問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體結構及其制作方法，用于解決現有技術中晶圓切割道里的對準程度無法準確反映芯片區域的對準程度，從而導致工藝偏移的問題。

為實現上述目的及其他相關目的，本發明提供一種半導體結構的制作方法，包括以下步驟：

提供一襯底，所述襯底中定義有多個芯片區域及位于相鄰所述芯片區域之間的切割道區域；

形成第一層級結構于所述襯底上，所述第一層級結構包括第一疊層結構，所述第一疊層結構包括在垂直方向上交替堆疊的第一材料層與第二材料層，所述第一疊層結構位于所述切割道區域的部分及位于所述芯片區域的部分均至少有一個側面呈階梯結構，且所述第一疊層結構位于所述切割道區域的部分中設有至少一個第一溝道孔結構，所述第一疊層結構位于所述芯片區域的部分中設有至少一個第二溝道孔結構，所述第一溝道孔結構及所述第二溝道孔結構均垂直貫穿所述第一疊層結構；

形成絕緣間隔層于所述第一層級結構上；

形成第二層級結構于所述絕緣間隔層上，所述第二層級結構包括第二疊層結構，所述第二疊層結構包括在垂直方向上交替堆疊的第三材料層與第四材料層，所述第二疊層結構位于所述切割道區域的部分及位于所述芯片區域的部分均至少有一個側面呈階梯結構，且所述第二疊層結構位于所述切割道區域的部分中設有至少一個第三溝道孔結構，所述第二疊層結構位于所述芯片區域的部分中設有至少一個第四溝道孔結構，所述第三溝道孔結構及所述第四溝道孔結構均垂直貫穿所述第二疊層結構與所述絕緣間隔層，且所述第三溝道孔結構對準所述第一溝道孔結構，所述第四溝道孔結構對準所述第二溝道孔結構。

可選地，同步刻蝕所述第一疊層結構位于所述切割道區域的部分及位于所述芯片區域的部分，使所述第一疊層結構位于所述切割道區域的部分及位于所述芯片區域的部分均至少有一個側面呈所述階梯結構；同步刻蝕所述第二疊層結構位于所述切割道區域的部分及位于所述芯片區域的部分，使所述第二疊層結構位于所述切割道區域的部分及位于所述芯片區域的部分均至少有一個側面呈所述階梯結構。

可選地，所述第一疊層結構位于所述切割道區域的部分呈至少一個金字塔結構，所述第二疊層結構位于所述切割道區域的部分呈至少一個金字塔結構。