[發(fā)明專利]半導(dǎo)體結(jié)構(gòu)的形成方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202010026387.3
• 申請(qǐng)日: 2020-01-10
• 公開（公告）號(hào): CN113113349A
• 公開（公告）日: 2021-07-13
• 發(fā)明（設(shè)計(jì)）人: 李強(qiáng);蘇波
• 申請(qǐng)（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號(hào): H01L21/768
• 分類號(hào): H01L21/768
• 代理公司: 上海知錦知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 31327
• 代理人: 吳凡

一種半導(dǎo)體結(jié)構(gòu)的形成方法，形成方法包括：提供基底；在基底上形成圖形材料層；對(duì)圖形材料層進(jìn)行多次凹槽形成步驟，依次在圖形材料層的多個(gè)位置形成凹槽，剩余的圖形材料層作為圖形層，凹槽形成步驟包括：在圖形材料層上形成掩膜層，掩膜層包括第一掩膜層和位于第一掩膜層上的第二掩膜層，第二掩膜層具有開口；以第二掩膜層為掩膜，刻蝕圖形材料層，在圖形材料層中形成凹槽；位于圖形材料層頂面的第一掩膜層作為保護(hù)層；去除第二掩膜層；形成圖形層后，去除保護(hù)層。本發(fā)明實(shí)施例，形成圖形層后，去除保護(hù)層，從而圖形層頂面與所有的凹槽側(cè)壁交界區(qū)域的材料只受到一次損傷，因此凹槽側(cè)壁頂部的倒角較小，有利于優(yōu)化半導(dǎo)體結(jié)構(gòu)的電學(xué)性能。

技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種半導(dǎo)體結(jié)構(gòu)的形成方法。

背景技術(shù)

隨著半導(dǎo)體制造技術(shù)越來越精密，集成電路也發(fā)生著重大的變革，集成在同一芯片上的元器件數(shù)量已從最初的幾十、幾百個(gè)增加到現(xiàn)在的數(shù)以百萬個(gè)。為了達(dá)到電路密度的要求，半導(dǎo)體集成電路芯片的制作工藝?yán)门刻幚砑夹g(shù)，在襯底上形成各種類型的復(fù)雜器件，并將其互相連接以具有完整的電子功能，目前大多采用在導(dǎo)線之間以超低k層間介電層作為隔離各金屬內(nèi)連線的介電材料，互連結(jié)構(gòu)用于提供在IC芯片上的器件和整個(gè)封裝之間的布線。在該技術(shù)中，在半導(dǎo)體襯底表面首先形成例如場(chǎng)效應(yīng)晶體管(FET)的器件，然后在集成電路制造后段制程(Back End of Line，BEOL)中形成互連結(jié)構(gòu)。

正如摩爾定律所預(yù)測(cè)的，半導(dǎo)體襯底尺寸的不斷縮小，以及為了提高器件的性能在半導(dǎo)體襯底上形成了更多的晶體管，采用互連結(jié)構(gòu)來連接晶體管是必然的選擇。然而相對(duì)于元器件的微型化和集成度的增加，電路中導(dǎo)體連線數(shù)目不斷的增多，互連結(jié)構(gòu)的形成質(zhì)量對(duì)電路連接的可靠性影響很大，嚴(yán)重時(shí)會(huì)影響半導(dǎo)體器件的正常工作。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例解決的問題是提供半導(dǎo)體結(jié)構(gòu)的形成方法，提升器件的電學(xué)性能。

為解決上述問題，本發(fā)明實(shí)施例提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：提供基底；在所述基底上形成圖形材料層；對(duì)所述圖形材料層進(jìn)行多次凹槽形成步驟，依次在所述圖形材料層的多個(gè)位置形成凹槽，剩余的所述圖形材料層作為圖形層，所述凹槽形成步驟包括：在所述圖形材料層上形成掩膜層，所述掩膜層包括第一掩膜層和位于所述第一掩膜層上的第二掩膜層，所述第二掩膜層具有開口；以所述第二掩膜層為掩膜，刻蝕所述圖形材料層，在所述圖形材料層中形成凹槽；位于所述圖形材料層頂面的所述第一掩膜層作為保護(hù)層；去除所述第二掩膜層；形成所述圖形層后，去除所述保護(hù)層。

與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明實(shí)施例所提供的半導(dǎo)體結(jié)構(gòu)的形成方法中，在所述凹槽形成步驟中，在所述圖形材料層上形成掩膜層，所述掩膜層包括第一掩膜層和位于所述第一掩膜層上的第二掩膜層，所述第二掩膜層具有開口，以所述第二掩膜層為掩膜刻蝕所述圖形材料層，在所述圖形材料層中形成凹槽，位于所述圖形材料層頂面的所述第一掩膜層作為保護(hù)層，這樣被所述保護(hù)層覆蓋的所述圖形材料層的頂面，不會(huì)在形成凹槽的過程中暴露，相應(yīng)的所述圖形材料層頂面與凹槽側(cè)壁交界區(qū)域的材料不易受到損傷；形成所述圖形層后，去除所述保護(hù)層，從而所述圖形層頂面與所有的凹槽側(cè)壁交界區(qū)域的材料只受到一次損傷，因此所述凹槽側(cè)壁頂部的倒角較小，從而后續(xù)在所述凹槽中形成的頂部掩膜層的頂部不易存在縫隙，去除圖形層，以所述頂部掩膜層為掩膜刻蝕基底，形成剩余基底和位于所述剩余基底上的隔離層，所述隔離層的頂部不易存在縫隙，在所述隔離層之間的剩余基底上形成導(dǎo)電層，形成導(dǎo)電層的導(dǎo)電材料不易沉積在所述隔離層的頂部，有利于降低導(dǎo)電層漏電流的概率，有利于優(yōu)化半導(dǎo)體結(jié)構(gòu)的電學(xué)性能。

附圖說明

圖1至圖10是一種半導(dǎo)體結(jié)構(gòu)的形成方法中各步驟對(duì)應(yīng)的結(jié)構(gòu)示意圖；

圖11至圖21是本發(fā)明半導(dǎo)體結(jié)構(gòu)的形成方法一實(shí)施例中各步驟對(duì)應(yīng)的結(jié)構(gòu)示意圖。

具體實(shí)施方式