[發(fā)明專利]一種系統(tǒng)啟動方法及電子設(shè)備

在審

• 申請?zhí)枺?/td>: 202010024528.8
• 申請日: 2020-01-10
• 公開（公告）號: CN113110880A
• 公開（公告）日: 2021-07-13
• 發(fā)明（設(shè)計）人: 孔慶宇
• 申請（專利權(quán)）人: 中移物聯(lián)網(wǎng)有限公司;中國移動通信集團有限公司
• 主分類號: G06F9/4401
• 分類號: G06F9/4401;G06F15/177
• 代理公司: 北京銀龍知識產(chǎn)權(quán)代理有限公司 11243
• 代理人: 許靜;黃燦

本發(fā)明提供一種系統(tǒng)啟動方法及電子設(shè)備，涉及通信技術(shù)領(lǐng)域，所述電子設(shè)備包括處理器、FPGA芯片和第一存儲器，所述處理器上運行有系統(tǒng)，所述處理器與所述FPGA芯片連接，所述FPGA芯片與所述第一存儲器連接，所述第一存儲器存儲有所述系統(tǒng)的運行數(shù)據(jù)，所述方法包括：所述FPGA芯片讀取所述第一存儲器中的所述運行數(shù)據(jù)，向所述處理器發(fā)送所述運行數(shù)據(jù)；所述處理器基于所述運行數(shù)據(jù)運行所述系統(tǒng)。本發(fā)明實施例能夠加快系統(tǒng)啟動速度，從而提高電子設(shè)備的響應(yīng)速度。

技術(shù)領(lǐng)域

本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其涉及一種系統(tǒng)啟動方法及電子設(shè)備。

背景技術(shù)

隨著通信技術(shù)的發(fā)展，電子設(shè)備越來越深入人們生活的方方面面。電子設(shè)備包括處理器，并且電子設(shè)備通過處理器運行系統(tǒng)和應(yīng)用，例如，處理器上可以運行有l(wèi)inux系統(tǒng)。現(xiàn)有技術(shù)中電子設(shè)備在系統(tǒng)運行出錯時需要重新啟動系統(tǒng)，系統(tǒng)啟動較慢，從而導(dǎo)致電子設(shè)備的響應(yīng)速度較慢。

發(fā)明內(nèi)容

本發(fā)明實施例提供一種系統(tǒng)啟動方法及電子設(shè)備，以解決現(xiàn)有技術(shù)中電子設(shè)備在系統(tǒng)運行出錯時需要重新啟動系統(tǒng)，系統(tǒng)啟動較慢，從而導(dǎo)致電子設(shè)備的響應(yīng)速度較慢的問題。

為了解決上述技術(shù)問題，本發(fā)明是這樣實現(xiàn)的：

第一方面，本發(fā)明實施例提供了一種系統(tǒng)啟動方法，應(yīng)用于電子設(shè)備，所述電子設(shè)備包括處理器、FPGA芯片和第一存儲器，所述處理器上運行有系統(tǒng)，所述處理器與所述FPGA芯片連接，所述FPGA芯片與所述第一存儲器連接，所述第一存儲器存儲有所述系統(tǒng)的運行數(shù)據(jù)，所述方法包括：

所述FPGA芯片讀取所述第一存儲器中的所述運行數(shù)據(jù)，向所述處理器發(fā)送所述運行數(shù)據(jù)；

所述處理器基于所述運行數(shù)據(jù)運行所述系統(tǒng)。

可選的，所述電子設(shè)備還包括第二存儲器，所述第二存儲器與所述處理器連接；

所述處理器基于所述運行數(shù)據(jù)運行所述系統(tǒng)，包括：

所述處理器將所述運行數(shù)據(jù)存儲在所述第二存儲器；

所述處理器基于所述第二存儲器中的所述運行數(shù)據(jù)運行所述系統(tǒng)。

可選的，所述電子設(shè)備還包括第三存儲器，所述第三存儲器的數(shù)據(jù)傳輸速率大于所述第一存儲器的數(shù)據(jù)傳輸速率，所述第三存儲器與所述FPGA芯片連接；

所述FPGA芯片讀取所述第一存儲器中的所述運行數(shù)據(jù)，向所述處理器發(fā)送所述運行數(shù)據(jù)，包括：

所述FPGA芯片讀取所述第一存儲器中的所述運行數(shù)據(jù)，將所述運行數(shù)據(jù)存儲至所述第三存儲器；

所述FPGA芯片向所述處理器發(fā)送所述第三存儲器中存儲的所述運行數(shù)據(jù)。

可選的，所述FPGA芯片讀取所述第一存儲器中的所述運行數(shù)據(jù)，向所述處理器發(fā)送所述運行數(shù)據(jù)之前，所述方法還包括：

在所述系統(tǒng)的運行過程中，所述處理器按照第一預(yù)設(shè)時長間隔向所述FPGA芯片發(fā)送所述系統(tǒng)的運行數(shù)據(jù)；

所述FPGA芯片將所述系統(tǒng)的運行參數(shù)存儲至所述第三存儲器。

可選的，所述方法還包括：

在所述系統(tǒng)的運行過程中，所述FPGA芯片按照第二預(yù)設(shè)時長間隔將所述第三存儲器中存儲的所述運行參數(shù)存儲至所述第一存儲器，所述第二預(yù)設(shè)時長大于所述第一預(yù)設(shè)時長。

可選的，所述第一存儲器為eMMC存儲器，所述第二存儲器和所述第三存儲器均為DDR內(nèi)存。

可選的，所述電子設(shè)備還包括窄帶物聯(lián)網(wǎng)模塊，所述窄帶物聯(lián)網(wǎng)模塊與所述處理器連接，且所述窄帶物聯(lián)網(wǎng)模塊與所述FPGA芯片連接；

所述方法還包括：