[發(fā)明專利]半導體結(jié)構(gòu)的形成方法

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• 申請?zhí)枺?/td>: 202010022609.4
• 申請日: 2020-01-09
• 公開（公告）號: CN113097127A
• 公開（公告）日: 2021-07-09
• 發(fā)明（設(shè)計）人: 張海洋;劉盼盼
• 申請（專利權(quán)）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 吳敏

一種半導體結(jié)構(gòu)的形成方法，包括：提供半導體基底，在所述半導體基底上形成第一介質(zhì)層；在所述第一介質(zhì)層內(nèi)形成若干分立的第一金屬層，所述第一金屬層頂部高于所述第一介質(zhì)層的頂部表面；在相鄰所述第一金屬層間的所述第一介質(zhì)層上形成第二介質(zhì)層；對所述第一金屬層進行氧化處理，形成金屬氧化物層；在所述第二介質(zhì)層和所述金屬氧化物層表面形成第三介質(zhì)層；刻蝕所述第三介質(zhì)層至暴露出所述金屬氧化層，形成通孔。本發(fā)明提供的形成方法可以自對準形成通孔，且通孔底部尺寸限制擴大，避免發(fā)生短路問題。

技術(shù)領(lǐng)域

本發(fā)明涉及半導體制造技術(shù)領(lǐng)域，特別涉及一種半導體結(jié)構(gòu)的形成方法。

背景技術(shù)

隨著集成電路的制作向超大規(guī)模集成電路(ULSI)發(fā)展，其內(nèi)部的電路密度越來越大，所含元件數(shù)量不斷增加，使得晶片的表面無法提供足夠的面積來制作所需的互連線(Interconnect)。為了配合元件縮小后所增加的互連線需求，利用通孔實現(xiàn)的兩層以上的多層金屬互連線的設(shè)計，成為超大規(guī)模集成電路技術(shù)所必須采用的方法。

然而，隨著半導體工藝節(jié)點的不斷減小，半導體器件中的金屬互連線越來越密集、互連線的關(guān)鍵尺寸(CD)也越來越小，為了擴大光刻的工藝窗口，在形成所述通孔時，可以采用自對準通孔(SAV)工藝。但是現(xiàn)有自對準工藝形成通孔時，會發(fā)生通孔擴大的問題，這會導致在通孔中填充金屬形成導電插塞后，導電插塞與所相連的下層金屬線相鄰的金屬線之間發(fā)生橋接，產(chǎn)生短路現(xiàn)象。

發(fā)明內(nèi)容

本發(fā)明解決的技術(shù)問題是提供一種半導體結(jié)構(gòu)的形成方法，可以限制通孔擴大，避免通孔與金屬線之間發(fā)生短路問題。

為解決上述技術(shù)問題，本發(fā)明實施例提供一種半導體結(jié)構(gòu)的形成方法，包括：提供半導體基底，在所述半導體基底上形成第一介質(zhì)層；在所述第一介質(zhì)層內(nèi)形成若干分立的第一金屬層，所述第一金屬層頂部高于所述第一介質(zhì)層的頂部表面；在相鄰所述第一金屬層間的所述第一介質(zhì)層上形成第二介質(zhì)層；對所述第一金屬層進行氧化處理，形成金屬氧化物層；在所述第二介質(zhì)層和所述金屬氧化物層表面形成第三介質(zhì)層；刻蝕所述第三介質(zhì)層至暴露出所述金屬氧化層，形成通孔。

可選的，在所述第一介質(zhì)層上形成所述第二介質(zhì)層的方法包括原子層沉積法或化學氣相沉積法。

可選的，所述第二介質(zhì)層的材質(zhì)包括氧化鋁或氮化鋁或氮化硼或二氧化錫或二氧化鈦。

可選的，還包括：在所述第一介質(zhì)層上形成蓋帽層，所述第一金屬層位于所述蓋帽層和所述第一介質(zhì)層內(nèi)，且所述第一金屬層頂部與所述蓋帽層頂部齊平。

可選的，在形成所述第二介質(zhì)層之前，刻蝕去除所述蓋帽層。

可選的，在形成所述第二介質(zhì)層之前，還在所述第一金屬層上形成自組裝單層。

可選的，形成所述自組裝單層的方法為原子層沉積法。

可選的，所述自組裝單層的材質(zhì)為含碳化合物。

可選的，刻蝕所述第三介質(zhì)層的方法包括：在所述第三介質(zhì)層表面形成掩膜層，所述掩膜層具有開口，所述開口暴露出所述金屬氧化層頂部的所述第三介質(zhì)層；沿所述開口刻蝕所述第三介質(zhì)層至暴露出所述金屬氧化物層。

可選的，所述掩膜層的材質(zhì)包括氮化鈦或氮化硼或氮化鋁或氮化鉭。