[發(fā)明專利]半導體存儲裝置

在審

• 申請?zhí)枺?/td>: 202010022514.2
• 申請日: 2020-01-09
• 公開（公告）號: CN111833947A
• 公開（公告）日: 2020-10-27
• 發(fā)明（設計）人: 両角直人;前嶋洋
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C16/08;G11C16/24;G11C5/02;G11C5/06
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 張世俊

實施方式提供一種能夠縮小芯片面積的半導體存儲裝置。實施方式的半導體存儲裝置包含存儲器芯片及電路芯片。存儲器芯片包含與第1及第2位線分別電連接的第1及第2接合金屬。電路芯片與存儲器芯片接合，且包含與第1及第2感測放大器分別電連接且與第1及第2接合金屬分別對向的第3及第4接合金屬BP。第1感測放大器包含第1工作區(qū)域AA(HV)與第2工作區(qū)域AA(LV)。在第1工作區(qū)域設置第1晶體管30。第2感測放大器包含第3工作區(qū)域AA(HV)與第4工作區(qū)域AA(LV)。在第3工作區(qū)域設置第2晶體管30。在俯視時，第3及第4接合金屬分別與第1及第3工作區(qū)域重疊。

[相關申請案]

本申請案享有以日本專利申請案2019-78649號(申請日：2019年4月17日)為基礎申請案的優(yōu)先權。本申請案通過參照該基礎申請案而包含基礎申請案的所有內容。

技術領域

實施方式涉及一種半導體存儲裝置。

背景技術

已知有能夠非易失地存儲數據的NAND(Not and，與非)型閃速存儲器。

發(fā)明內容

實施方式提供一種能夠縮小芯片面積的半導體存儲裝置。

實施方式的半導體存儲裝置包含存儲器芯片及電路芯片。存儲器芯片包含第1及第2存儲單元、分別與第1及第2存儲單元的各自的一端電連接的第1及第2位線、以及分別與第1及第2位線電連接的第1及第2接合金屬。電路芯片與存儲器芯片接合，且包含襯底、設置在襯底的第1及第2感測放大器、以及分別與第1及第2感測放大器電連接且分別與第1及第2接合金屬對向的第3及第4接合金屬。第1及第2接合金屬分別與第3及第4接合金屬電連接。第1感測放大器包含第1工作區(qū)域、及與第1工作區(qū)域不同的第2工作區(qū)域。在第1工作區(qū)域，設置電連接于第3接合金屬與第2工作區(qū)域之間的第1晶體管。第2感測放大器包含在第1方向上與第1工作區(qū)域相鄰的第3工作區(qū)域、及在與第1方向交叉的第2方向上與第2工作區(qū)域相鄰且與第3工作區(qū)域不同的第4工作區(qū)域，在第3工作區(qū)域，設置電連接于第4接合金屬與第4工作區(qū)域之間的第2晶體管。在俯視時，第3及第4接合金屬分別與第1及第3工作區(qū)域重疊。

附圖說明

圖1是表示第1實施方式的半導體存儲裝置的構成例的框圖。

圖2是表示第1實施方式的半導體存儲裝置所具備的存儲單元陣列的電路構成的一例的電路圖。

圖3是表示第1實施方式的半導體存儲裝置所具備的感測放大器模塊的電路構成的一例的電路圖。

圖4是表示第1實施方式的半導體存儲裝置中的感測放大器單元的電路構成的一例的電路圖。

圖5是表示第1實施方式的半導體存儲裝置的構造的一例的立體圖。

圖6是表示第1實施方式的半導體存儲裝置的存儲器區(qū)域中的平面布局的一例的俯視圖。

圖7是表示第1實施方式的半導體存儲裝置的存儲器區(qū)域中的截面構造的一例的沿著圖6的VII-VII線的剖視圖。

圖8是表示第1實施方式的半導體存儲裝置中的存儲器柱的截面構造的一例的沿著圖7的VIII-VIII線的剖視圖。

圖9是表示第1實施方式的半導體存儲裝置的感測放大器區(qū)域中的平面布局的一例的俯視圖。

圖10是表示第1實施方式的半導體存儲裝置中的感測放大器群的平面布局的一例的俯視圖。

圖11是表示第1實施方式的半導體存儲裝置的感測放大器區(qū)域中的截面構造的一例的剖視圖。

圖12是表示第1實施方式的半導體存儲裝置的感測放大器區(qū)域中的貼合焊墊、工作區(qū)域、及柵極線的平面布局的一例的俯視圖。