[發(fā)明專利]基于SDIO接口的嵌入式多CPU互聯(lián)電路、互聯(lián)方法及驅(qū)動方法

有效

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• 申請日: 2020-01-09
• 公開（公告）號: CN110971621B
• 公開（公告）日: 2023-07-11
• 發(fā)明（設(shè)計）人: 索艷濱;鄒式論;卿輝;劉鴻宇
• 申請（專利權(quán)）人: 成都三零嘉微電子有限公司
• 主分類號: H04L9/40
• 分類號: H04L9/40;G06F15/17
• 代理公司: 成都金英專利代理事務所(普通合伙) 51218
• 代理人: 袁英

本發(fā)明提出了基于SDIO接口的嵌入式多CPU互聯(lián)電路、互聯(lián)方法及驅(qū)動方法，所述互聯(lián)電路包括由多片CPU構(gòu)成的CPU組和一個隔離加速單元，每一片CPU與隔離加速單之間通過兩組收、發(fā)獨立的SDIO通道和專用的收、發(fā)中斷連接，所述的CPU組與宿主機、內(nèi)網(wǎng)和外網(wǎng)連接；互聯(lián)方法包括初始化步驟、寄存器配置步驟、數(shù)據(jù)傳輸步驟以及中斷實現(xiàn)步驟；驅(qū)動方法包括：S1：注冊一個網(wǎng)卡設(shè)備；S2：對SDIO設(shè)備進行初始化；S3：請求必要的系統(tǒng)資源，并告訴網(wǎng)卡設(shè)備開始工作；S4：當輸入設(shè)備將數(shù)據(jù)準備好或輸出設(shè)備可接收數(shù)據(jù)時，向CPU發(fā)出中斷請求，以進行數(shù)據(jù)傳輸；本發(fā)明避免收發(fā)總線復用以及嵌入式CPU端采用查詢處理帶來的CPU占用率高的問題，解決了總線利用率低和通道擁塞的缺點。

技術(shù)領(lǐng)域

本發(fā)明涉及網(wǎng)絡(luò)隔離領(lǐng)域，尤其涉及基于SDIO接口的嵌入式多CPU互聯(lián)電路、互聯(lián)方法及驅(qū)動方法。

背景技術(shù)

隨著網(wǎng)絡(luò)技術(shù)的深入應用，為應對新型網(wǎng)絡(luò)攻擊手段和高安全度網(wǎng)絡(luò)對安全的特殊需求，“網(wǎng)絡(luò)隔離技術(shù)”應用而生，通過將有害的網(wǎng)絡(luò)安全威脅隔離開來，保障數(shù)據(jù)信息在可信網(wǎng)絡(luò)內(nèi)完成交互；目前，通用的網(wǎng)絡(luò)隔離技術(shù)都是以訪問控制思想為策略，物理隔離為基礎(chǔ)；專用嵌入式硬件隔離技術(shù)是網(wǎng)絡(luò)隔離技術(shù)的核心，主要包括內(nèi)網(wǎng)處理單元，外網(wǎng)處理單元，專用隔離交換單元三大部分；其硬件設(shè)計涉及到多片嵌入式CPU之間的信息交互，如何以最小的硬件資源占用實現(xiàn)高速性能是設(shè)計的關(guān)鍵。

一般采用專用嵌入式CPU或FPGA作為網(wǎng)絡(luò)隔離業(yè)務主處理單元，提供必要的數(shù)據(jù)通道路由及業(yè)務加速功能，與之互聯(lián)的多片嵌入式CPU完成內(nèi)、外網(wǎng)及安全策略管控功能；采用傳統(tǒng)的低速嵌入式互聯(lián)方式如I2C、SPI等，雖然互聯(lián)結(jié)構(gòu)簡單，但是互聯(lián)性能太低，無法滿足通用網(wǎng)絡(luò)應用需求，而采用并行的同步、異步總線互聯(lián)方式性能較高，但需要完成包括片選、地址、數(shù)據(jù)在內(nèi)的多組信號互聯(lián)，硬件互聯(lián)結(jié)構(gòu)復雜，對隔離CPU或FPGA的用戶IO數(shù)量提出了很高的要求，另外信號間串擾對板級布線也提出了較高要求。

高速串行接口是當前主要趨勢，如pcie、xaui，rgmii等，互聯(lián)簡單、通信速率高，但前提是隔離CPU或FPGA具備支持這種高速協(xié)議控制器或IP資源，另外涉及此類高速協(xié)議的協(xié)議棧處理較為復雜，實現(xiàn)難度大，調(diào)試工作量大；4線SDIO接口作為一種輕量級中低速存儲、網(wǎng)絡(luò)互聯(lián)接口具有硬件連接簡單、擴展性好、傳送性能較高的優(yōu)點。另外，該接口還支持CRC校驗，提高了數(shù)據(jù)通信的可靠性。但標準的SDIO協(xié)議采用收發(fā)接口復用，在一定程度上降低了數(shù)據(jù)傳輸性能。

發(fā)明內(nèi)容

本發(fā)明的目的在于，針對上述問題，提出基于SDIO接口的嵌入式多CPU互聯(lián)電路，包括由多片CPU構(gòu)成的CPU組和一個隔離加速單元，每一片CPU與隔離加速單之間通過兩組收、發(fā)獨立的SDIO通道和專用的收、發(fā)中斷連接，所述的CPU組與宿主機、內(nèi)網(wǎng)和外網(wǎng)連接。

進一步的，所述隔離加速單元為CPU或FPGA。

進一步的，所述CPU為嵌入式CPU。

進一步的，所述CPU組包括第一CPU、第二CPU和第三CPU，第一CPU與宿主機之間通過USB接口互通，完成策略管理功能；第二CPU通過網(wǎng)絡(luò)通道與內(nèi)網(wǎng)建立主體安全網(wǎng)絡(luò)業(yè)務通道；第三CPU連接外網(wǎng)并建立通道。

進一步的，所述收、發(fā)獨立的SDIO通道包括相互獨立的發(fā)送互聯(lián)單元組和接受互聯(lián)單元組。

進一步的，所述發(fā)送互聯(lián)單元組包括發(fā)送通道時鐘信號、發(fā)送通道命令信號、發(fā)送通道數(shù)據(jù)傳輸線以及發(fā)送通道中斷信號。

進一步的，所述接受互聯(lián)單元組包括接收通道時鐘信號、接收通道命令信號、接收通道數(shù)據(jù)傳輸線以及接收通道中斷信號。

進一步的，所述發(fā)送通道數(shù)據(jù)傳輸線為雙向4路傳輸線。

進一步的，所述接收通道數(shù)據(jù)傳輸線為雙向4路傳輸線。