[發明專利]一種邊界時鐘窗口確定方法、電路、終端設備、存儲介質

在審

• 申請號: 202010021725.4
• 申請日: 2020-01-09
• 公開（公告）號: CN111143269A
• 公開（公告）日: 2020-05-12
• 發明（設計）人: 索艷濱
• 申請（專利權）人: 四川衛士通信息安全平臺技術有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 成都金英專利代理事務所(普通合伙) 51218
• 代理人: 袁英

本發明公開了一種邊界時鐘窗口確定方法，包括如下步驟：動態時鐘配置：FPGA根據動態配置命令進行初始化動態時鐘配置；訓練數據傳輸：CPU查詢FPGA的時鐘鎖定狀態信息并向FPGA傳輸訓練數據；相位循環區間測試：遍歷整個相位循環區間進行動態時鐘配置和傳輸訓練；時鐘窗口確定：獲取FPGA返回的傳輸正確性測試結果，根據測試結果重新發起時鐘鎖定完成時鐘窗口確定。本發明利用FPGA提供的PLL等時鐘資源自帶的動態配置接口，適配簡單的軟硬件邏輯功能完成時鐘相位的動態配置。設計簡單，同時兼具一定的自適應性。在中低速并行片間互聯總線的時鐘窗口確定時具有應有價值。

技術領域

本發明涉及時鐘窗口確定領域，尤其涉及一種邊界時鐘窗口確定方法、電路、終端設備、存儲介質。

背景技術

嵌入式系統中存在大量并行同步總線互聯，包括嵌入式CPU與外設、FPGA與FPGA之間、FPGA與嵌入式CPU之間。支持這些芯片級單元交互的互聯通道都存在對時鐘窗口確定的需求。如圖1所示，當時鐘Clk處于A點時對Data進行采樣處于Tsetup邊界，而當時鐘Clk處于B點時對Data進行采樣則處于Tholdon邊界。即當Clk處于A與B之間的任一位置時都能可靠的采樣Data，因此A、B之間的窗口即為Clk的最佳窗口。

在實際項目設計中，A、B點的確定與所采用的FPGA器件工藝、板級PCB布線、以及邏輯內部設計風格有較大關系。通常在邏輯設計風格一定的情況下，有以下幾種方式確認A、B窗口的邊界。

第一種采用在Data路徑上加入延遲單元，并配合延遲控制單元實現精度較高數據對齊。在多位寬數據通道上每一路數據插入的延遲單元是動態實時由延遲控制單元的。經過特定訓練數據完成鏈路的傳輸訓練過程。這種方式會根據每條鏈路具體情況自適應的插入延遲單元，達到使數據通道與隨路采樣時鐘對齊的目的，具有良好的精度和自適贏性。但邏輯設計相對復雜。適用于高速并行總線通道傳送對齊控制，例如ddr。

第二種是簡單粗暴的采用手動設置Clk相位偏移，通過訓練數據驗證通道傳輸正確性。找出若干通道傳輸正確的相位點，繪制正確相位窗口，確定時鐘窗口邊界。此方法不需要在設計加入任何附加對齊邏輯。但是效率低、自適應性差。

發明內容

本發明的目的在于，針對上述問題，提出一種邊界時鐘窗口確定方法、電路、終端設備、存儲介質。

一種邊界時鐘窗口確定方法，包括如下步驟：

動態時鐘配置：FPGA根據動態配置命令進行初始化動態時鐘配置；

訓練數據傳輸：CPU查詢FPGA的時鐘鎖定狀態信息并向FPGA傳輸訓練數據；

相位循環區間測試：遍歷整個相位循環區間進行動態時鐘配置和傳輸訓練；

時鐘窗口確定：獲取FPGA返回的傳輸正確性測試結果，根據測試結果重新發起時鐘鎖定完成時鐘窗口確定。

進一步的，一種邊界時鐘窗口確定方法，所述的動態時鐘配置包括如下子步驟：

S101：CPU向FPGA發起動態配置命令；

S102：FPGA將CPU發送的動態配置命令轉換為時鐘動態配置信號，并將該時鐘動態配置信號發送給FPGA內部的動態時鐘配置單元；

S103：FPGA驅動動態時鐘配置單元進行動態時鐘配置，同時動態時鐘配置單元進入時鐘的重新鎖定過程。

進一步的，一種邊界時鐘窗口確定方法，所述的動態時鐘配置單元采用PLL電路，通過接收的隨路時鐘信號對FPGA進行動態時鐘配置。

進一步的，一種邊界時鐘窗口確定方法，所述的訓練數據傳輸包括如下子步驟：