[發明專利]半導體結構及其形成方法

在審

• 申請號: 202010020096.3
• 申請日: 2020-01-09
• 公開（公告）號: CN113097065A
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 時賀光;郝靜安
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/311
• 分類號: H01L21/311;H01L21/033;H01L21/768
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜

一種半導體結構及其形成方法，形成方法包括：提供基底；在所述基底上形成硬掩膜層；形成多個貫穿所述硬掩膜層的第一開口；在所述第一開口中填充犧牲層，所述犧牲層的耐刻蝕度小于所述硬掩膜層的耐刻蝕度；去除位于相鄰所述犧牲層之間的部分硬掩膜層，形成貫穿硬掩膜層的第一凹槽，所述第一凹槽的側壁暴露出所述犧牲層；在所述第一凹槽的側壁形成側墻；形成所述側墻后，去除所述犧牲層，形成第二凹槽，所述第二凹槽和第一凹槽之間被所述側墻隔離；以所述硬掩膜層和所述側墻為掩膜，刻蝕所述第一凹槽和第二凹槽底部的基底，形成目標圖形。本發明實施例有利于保證硬掩膜層的圖形完整性，進而提高圖形傳遞的精度。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體集成電路(Integrated circuit，IC)產業的快速成長，半導體技術在摩爾定律的驅動下持續地朝更小的工藝節點邁進，使得集成電路朝著體積更小、電路精密度更高、電路復雜度更高的方向發展。

在集成電路發展過程中，通常隨著功能密度(即每一芯片的內連線結構的數量)逐漸增加的同時，幾何尺寸(即利用工藝步驟可以產生的最小元件尺寸) 也逐漸減小，這相應增加了集成電路制造的難度和復雜度。

目前，在技術節點不斷縮小的情況下，如何提高形成于晶圓上的圖形與目標圖形的匹配度成為了一種挑戰。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，提高圖形轉移的精度。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底；在所述基底上形成硬掩膜層；形成多個貫穿所述硬掩膜層的第一開口；在所述第一開口中填充犧牲層，所述犧牲層的耐刻蝕度小于所述硬掩膜層的耐刻蝕度；去除位于相鄰所述犧牲層之間的部分硬掩膜層，形成貫穿硬掩膜層的第一凹槽，所述第一凹槽的側壁暴露出所述犧牲層；在所述第一凹槽的側壁形成側墻；形成所述側墻后，去除所述犧牲層，形成第二凹槽，所述第二凹槽和第一凹槽之間被所述側墻隔離；以所述硬掩膜層和所述側墻為掩膜，刻蝕所述第一凹槽和第二凹槽底部的基底，形成目標圖形。

相應的，本發明實施例還提供一種半導體結構，包括：基底；硬掩膜層，位于所述基底上；多個第一開口，貫穿所述硬掩膜層；犧牲層，填充于第一開口，所述犧牲層的耐刻蝕度小于所述硬掩膜層的耐刻蝕度。

與現有技術相比，本發明實施例的技術方案具有以下優點：

本發明實施例提供的半導體結構的形成方法中，先形成硬掩膜層，再形成多個貫穿所述硬掩膜層的第一開口，隨后在所述第一開口中填充犧牲層，所述犧牲層的耐刻蝕度小于所述硬掩膜層的耐刻蝕度，與采用離子注入的方式形成具有不同耐刻蝕度的犧牲層和硬掩膜層的方案相比，本發明實施例通過先形成所述第一開口，隨后通過填充的方式在第一開口中形成犧牲層，避免通過離子注入的方式形成犧牲層和硬掩膜層，有利于防止當相鄰的犧牲層所在的區域之間的距離過近時，出現離子難以被注入到相鄰的犧牲層之間的區域的問題，從而有利于提高所述犧牲層和硬掩膜層的圖形精度以及圖形質量，進而有利于保證位于相鄰犧牲層之間的剩余硬掩膜層能夠在去除犧牲層的過程中被保留，防止硬掩膜層出現圖形缺失的問題，相應保證硬掩膜層的圖形完整性，從而使得硬掩膜層能夠在圖形化基底的過程中起到相應的掩膜效果，進而提高圖形傳遞的精度。

可選方案中，本發明實施例在形成第一開口時，通過負顯影工藝形成用于圖形化硬掩膜層的掩膜，與正顯影工藝相比，負顯影的對比度更高，從而提高第一開口的圖形質量，尤其是相鄰第一開口之間的硬掩膜層的圖形質量，從而在第一開口中填充所述犧牲層后，犧牲層和硬掩膜層的圖形精度較高，有利于保證在去除犧牲層的過程中，位于相鄰犧牲層之間的剩余硬掩膜層被誤刻蝕的幾率低，相應保證硬掩膜層的圖形完整性，進而提高圖形傳遞的精度。

附圖說明

圖1至圖7是一種半導體結構的形成方法中各步驟對應的結構示意圖；