[發明專利]半導體結構及其形成方法

有效

• 申請號: 202010018857.1
• 申請日: 2020-01-08
• 公開（公告）號: CN113097064B
• 公開（公告）日: 2022-11-11
• 發明（設計）人: 時賀光;郝靜安
• 申請（專利權）人: 中芯國際集成電路制造（天津）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/311
• 分類號: H01L21/311;H01L21/033;H01L21/768
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜

一種半導體結構及其形成方法，形成方法包括：提供基底；在基底上形成硬掩膜材料層；在硬掩膜材料層上形成分立的阻擋層，阻擋層的材料為含金屬的聚合物；以阻擋層為掩膜，對硬掩膜材料層進行離子摻雜處理，適于增大硬掩膜材料層的耐刻蝕度，摻雜有離子的硬掩膜材料層用于作為硬掩膜層，未摻雜有離子的硬掩膜材料層用于作為犧牲層；去除阻擋層；在相鄰犧牲層之間形成貫穿硬掩膜層的第一凹槽，第一凹槽與犧牲層相隔離；形成第一凹槽后，去除犧牲層，形成第二凹槽；以硬掩膜層為掩膜，刻蝕第一凹槽和第二凹槽底部的基底，形成目標圖形。本發明實施例有利于提高圖形轉移的精度。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體集成電路(Integrated circuit，IC)產業的快速成長，半導體技術在摩爾定律的驅動下持續地朝更小的工藝節點邁進，使得集成電路朝著體積更小、電路精密度更高、電路復雜度更高的方向發展。

在集成電路發展過程中，通常隨著功能密度(即每一芯片的內連線結構的數量)逐漸增加的同時，幾何尺寸(即利用工藝步驟可以產生的最小元件尺寸)也逐漸減小，這相應增加了集成電路制造的難度和復雜度。

目前，在技術節點不斷縮小的情況下，如何提高形成于晶圓上的圖形與目標圖形的匹配度成為了一種挑戰。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，提高圖形轉移的精度。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底；在所述基底上形成硬掩膜材料層；在所述硬掩膜材料層上形成分立的阻擋層，所述阻擋層的材料為含金屬的聚合物；以所述阻擋層為掩膜，對所述硬掩膜材料層進行離子摻雜處理，適于增大所述硬掩膜材料層的耐刻蝕度，摻雜有離子的硬掩膜材料層用于作為硬掩膜層，未摻雜有離子的硬掩膜材料層用于作為犧牲層；去除所述阻擋層；去除所述阻擋層后，在相鄰所述犧牲層之間形成貫穿所述硬掩膜層的第一凹槽，所述第一凹槽與所述犧牲層相隔離；形成所述第一凹槽后，去除所述犧牲層，形成第二凹槽；以所述硬掩膜層為掩膜，刻蝕所述第一凹槽和第二凹槽底部的所述基底，形成目標圖形。

可選的，形成所述阻擋層的步驟包括：在所述硬掩膜材料層上形成平坦層，所述平坦層中形成有貫穿平坦層的開口；在所述開口中填充阻擋層；在形成所述阻擋層后，且在對所述硬掩膜材料層進行離子摻雜處理之前，所述半導體結構的形成方法還包括：去除所述平坦層。

可選的，形成所述平坦層的步驟包括：在所述硬掩膜材料層上形成平坦材料層；在所述平坦材料層上形成第一圖形層，所述第一圖形層中形成有貫穿第一圖形層的圖形開口；以所述第一圖形層為掩膜，圖形化所述平坦材料層，形成所述開口，剩余的平坦材料層作為所述平坦層；去除所述第一圖形層。

可選的，所述第一圖形層的材料包括光刻膠；形成所述第一圖形層的步驟包括：在所述平坦材料層上形成光刻膠層；對所述光刻膠層進行負顯影處理，形成所述圖形開口和所述第一圖形層。

可選的，在所述開口中填充所述阻擋層的步驟包括：在所述平坦層上形成填充所述開口的阻擋材料層；去除高于所述平坦層的阻擋材料層，位于所述開口中的剩余阻擋材料層作為所述阻擋層。

可選的，形成所述阻擋材料層的工藝包括旋涂工藝。

可選的，去除高于所述平坦層的阻擋材料層的工藝包括干法刻蝕工藝。

可選的，所述含金屬的聚合物包括金屬配合物基團，所述金屬配合物基團含有的金屬離子包括Zn²⁺、Cd²⁺、Co²⁺或Hg²⁺。

可選的，所述含金屬的聚合物包括苯酚結構的極性基團。