[發(fā)明專利]一種基于FPGA的通用多通道數(shù)據(jù)發(fā)送系統(tǒng)及方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202010018279.1
• 申請(qǐng)日: 2020-01-08
• 公開（公告）號(hào): CN111339003A
• 公開（公告）日: 2020-06-26
• 發(fā)明（設(shè)計(jì)）人: 徐鵬;曹元將;呂衛(wèi)祥;周升國(guó)
• 申請(qǐng)（專利權(quán)）人: 中國(guó)船舶重工集團(tuán)公司第七二四研究所
• 主分類號(hào): G06F13/38
• 分類號(hào): G06F13/38
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發(fā)明提供了一種基于FPGA的通用多通道數(shù)據(jù)發(fā)送系統(tǒng)。該系統(tǒng)包括：數(shù)據(jù)流格式轉(zhuǎn)換單元、存儲(chǔ)控制單元、優(yōu)先級(jí)判斷控制器、數(shù)據(jù)封裝模塊、接口轉(zhuǎn)換模塊；數(shù)據(jù)流格式轉(zhuǎn)換單元用于將輸入數(shù)據(jù)流轉(zhuǎn)換為自定義接口格式；存儲(chǔ)控制單元負(fù)責(zé)將自定義格式的數(shù)據(jù)和控制信息存儲(chǔ)在對(duì)應(yīng)的RAM和FIFO中；優(yōu)先級(jí)判斷控制器依據(jù)優(yōu)先級(jí)完成多通道數(shù)據(jù)到單通道的匯總；數(shù)據(jù)包分包模塊將大于規(guī)定數(shù)據(jù)包長(zhǎng)度的數(shù)據(jù)包進(jìn)行分包存儲(chǔ)。數(shù)據(jù)封裝模塊根據(jù)相應(yīng)的傳輸總線協(xié)議逐級(jí)完成數(shù)據(jù)封裝，接口轉(zhuǎn)換模塊完成自定義接口到AXIS接口的轉(zhuǎn)換。本系統(tǒng)結(jié)構(gòu)清晰，接口信號(hào)精簡(jiǎn)實(shí)用，可根據(jù)優(yōu)先級(jí)傳輸多路跨時(shí)鐘域、變位寬的不同用途數(shù)據(jù)，可模塊化用于多種總線協(xié)議上，使用靈活。

技術(shù)領(lǐng)域

本發(fā)明屬于雷達(dá)或通信領(lǐng)域。

背景技術(shù)

在雷達(dá)或通信領(lǐng)域，通常使用千兆網(wǎng)、SRIO以及PCIE等不同數(shù)據(jù)傳輸協(xié)議進(jìn)行FPGA與上位機(jī)之間的數(shù)據(jù)交互，并且交互的數(shù)據(jù)具有用途多、優(yōu)先級(jí)不同等多種特點(diǎn)。不同的總線傳輸協(xié)議以及傳輸數(shù)據(jù)的多種要求都會(huì)提升程序的復(fù)雜度。當(dāng)同一項(xiàng)目中同時(shí)使用多個(gè)總線協(xié)議進(jìn)行交互，或者不同項(xiàng)目使用同一總線協(xié)議進(jìn)行交互時(shí)，在傳統(tǒng)解決方案中往往使用針對(duì)不同的協(xié)議設(shè)計(jì)完全不同的傳輸系統(tǒng)，或者針對(duì)不同項(xiàng)目的相同總線協(xié)議設(shè)計(jì)不同的傳輸系統(tǒng)的方法。傳統(tǒng)解決方案將大大延長(zhǎng)了開發(fā)周期，而且目前大多數(shù)設(shè)計(jì)的應(yīng)用僅限于自身工程，通用性差。因此，設(shè)計(jì)一種通用性高、能滿足多數(shù)復(fù)雜傳輸要求，并且能最大化的通用于各種標(biāo)準(zhǔn)傳輸總線的數(shù)據(jù)發(fā)送系統(tǒng)具有十分重要的意義。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種基于FPGA的通用多通道數(shù)據(jù)發(fā)送系統(tǒng)及方法，解決了同時(shí)傳輸多種優(yōu)先級(jí)不同數(shù)據(jù)、需要傳輸?shù)亩嗦窋?shù)據(jù)是同時(shí)產(chǎn)生、通道數(shù)根據(jù)項(xiàng)目不同而發(fā)生變化等要求，并且只需稍作調(diào)整，即可實(shí)現(xiàn)在FPGA的PCIE、以太網(wǎng)、SRIO等IP核上進(jìn)行數(shù)據(jù)傳輸。

為了達(dá)到以上目的，本發(fā)明采用的技術(shù)方案是：

本發(fā)明提出的一種基于FPGA的通用多通道數(shù)據(jù)發(fā)送系統(tǒng)，包括數(shù)據(jù)流格式轉(zhuǎn)換單元、存儲(chǔ)控制單元、優(yōu)先級(jí)存儲(chǔ)控制器、數(shù)據(jù)封裝模塊、接口轉(zhuǎn)換模塊，其中，系統(tǒng)的各模塊之間均使用電連接。

數(shù)據(jù)流格式轉(zhuǎn)換單元用于將對(duì)應(yīng)輸入通道的數(shù)據(jù)流轉(zhuǎn)換為自定義接口格式數(shù)據(jù)并傳送到存儲(chǔ)控制單元。

存儲(chǔ)控制單元包含一個(gè)跨時(shí)鐘域RAM、一個(gè)跨時(shí)鐘域FIFO以及控制模塊,其中RAM用于存儲(chǔ)需要傳輸?shù)臄?shù)據(jù)包，F(xiàn)IFO用于存儲(chǔ)相應(yīng)數(shù)據(jù)包的控制信息，RAM和FIFO的寫時(shí)鐘是與輸入數(shù)據(jù)流同步的，控制模塊完成將自定義接口格式的數(shù)據(jù)寫入本級(jí)RAM中,以供優(yōu)先級(jí)存儲(chǔ)控制器讀取。

優(yōu)先級(jí)存儲(chǔ)控制器依據(jù)通道優(yōu)先級(jí)依次完成數(shù)據(jù)從多個(gè)存儲(chǔ)控制單元到單個(gè)存儲(chǔ)單元的匯總。優(yōu)先級(jí)存儲(chǔ)控制器包含一個(gè)優(yōu)先級(jí)判斷單元、格式轉(zhuǎn)換單元和一個(gè)存儲(chǔ)控制單元，優(yōu)先級(jí)存儲(chǔ)控制器用于依據(jù)優(yōu)先級(jí)依次將多通道數(shù)據(jù)匯總成為單個(gè)通道，格式轉(zhuǎn)換單元負(fù)責(zé)將數(shù)據(jù)轉(zhuǎn)換為自定義接口格式，存儲(chǔ)控制單元同權(quán)利要求2所述的相同，RAM用于存儲(chǔ)需要傳輸?shù)臄?shù)據(jù)包，F(xiàn)IFO用于存儲(chǔ)相應(yīng)數(shù)據(jù)包的控制信息。

數(shù)據(jù)包分包模塊用于將優(yōu)先級(jí)存儲(chǔ)控制器中的RAM數(shù)據(jù)在FIFO的控制下讀出，并將每包數(shù)據(jù)按規(guī)定的數(shù)據(jù)包長(zhǎng)度進(jìn)行分包存儲(chǔ)。數(shù)據(jù)包分包模塊包含一個(gè)數(shù)據(jù)分包子模塊和一個(gè)存儲(chǔ)控制單元。數(shù)據(jù)分包子模塊完成大數(shù)據(jù)包到規(guī)定長(zhǎng)度的小數(shù)據(jù)包的分割。

數(shù)據(jù)封裝模塊根據(jù)上級(jí)FIFO中的信息讀取數(shù)據(jù)，并根據(jù)相應(yīng)的傳輸總線協(xié)議完成本級(jí)數(shù)據(jù)封裝并寫入下一級(jí)數(shù)據(jù)封裝模塊，直到封裝成標(biāo)準(zhǔn)傳輸總線協(xié)議的數(shù)據(jù)包格式為止。數(shù)據(jù)封裝模塊可多級(jí)串聯(lián)，逐級(jí)按照總線協(xié)議的數(shù)據(jù)格式對(duì)數(shù)據(jù)進(jìn)行封裝，每一級(jí)都包括一個(gè)封裝子模塊和一個(gè)存儲(chǔ)控制單元，其中1～N級(jí)的存儲(chǔ)控制單元同權(quán)利要求2所述的相同，1～N-1級(jí)的存儲(chǔ)控制單元的讀時(shí)鐘可由用戶指定，第N級(jí)的存儲(chǔ)控制單元的讀時(shí)鐘需與FPGA的總線控制器IP的數(shù)據(jù)輸入時(shí)鐘同源。

接口轉(zhuǎn)換模塊完成在前一級(jí)FIFO的控制下將前一級(jí)RAM中的數(shù)據(jù)讀出，并轉(zhuǎn)換成AXIS的接口標(biāo)準(zhǔn)。