[發明專利]蝕刻膜的方法在審
| 申請號: | 202010016949.6 | 申請日: | 2020-01-08 |
| 公開(公告)號: | CN111463123A | 公開(公告)日: | 2020-07-28 |
| 發明(設計)人: | 星高行;本田昌伸;田端雅弘;久松亨 | 申請(專利權)人: | 東京毅力科創株式會社 |
| 主分類號: | H01L21/3065 | 分類號: | H01L21/3065;H01L21/308 |
| 代理公司: | 北京尚誠知識產權代理有限公司 11322 | 代理人: | 龍淳;劉芃茜 |
| 地址: | 日本*** | 國省代碼: | 暫無信息 |
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| 摘要: | |||
| 搜索關鍵詞: | 蝕刻 方法 | ||
本發明提供蝕刻膜的方法。在一實施方式中,提供蝕刻基片的膜的方法。基片具有膜和形成于該膜上的掩模。方法包括在掩模的上表面之上選擇性地形成沉積物的步驟。方法在形成沉積物的步驟后,還包括蝕刻膜的步驟。進行蝕刻的步驟包括在基片上形成處理氣體的等離子體中所含的化學種的層的步驟。進行蝕刻的步驟還包括為了使化學種與膜反應,而從非活性氣體的等離子體對基片供給離子的步驟。本發明能夠抑制膜的蝕刻導致的掩模的膜厚減少。
技術領域
本發明例示的實施方式涉及蝕刻膜的方法。
背景技術
在電子器件的制造中進行基片的膜的蝕刻。基片在膜之上具有掩模。通過蝕刻,將掩模的圖案轉印至膜。蝕刻能夠如專利文獻1或專利文獻2所記載的那樣使用等離子體處理裝置進行。
現有技術文獻
專利文獻
專利文獻1:日本特開2015-173240號公報
專利文獻2:日本特開2018-98480號公報
發明內容
發明要解決的技術問題
要求抑制膜的蝕刻導致的掩模的膜厚的減少。
用于解決技術問題的技術方案
在一個例示的實施方式中,提供蝕刻基片的膜的方法。方法包括準備具有膜和形成于該膜上的掩模的基片的步驟。方法還包括在掩模的上表面之上選擇性地形成沉積物的步驟。方法在形成沉積物的步驟后,還包括蝕刻膜的步驟。進行蝕刻的步驟包括在基片上形成處理氣體的等離子體中所含的化學種的層的步驟。進行蝕刻的步驟還包括為了使化學種與膜反應,而從非活性氣體的等離子體對基片供給離子的步驟。
發明效果
依照一個例示的實施方式,能夠抑制膜的蝕刻導致的掩模的膜厚的減少。
附圖說明
圖1是一個例示的實施方式的方法的流程圖。
圖2是一例的基片的局部放大截面圖。
圖3是概要地表示在圖1所示的方法的執行中能夠使用的一例的等離子體處理裝置的圖。
圖4中,圖4的(a)、圖4的(b)、圖4的(c)和圖4的(d)分別是執行了步驟ST1后的狀態、執行了步驟ST21后的狀態、執行了步驟ST22后的狀態、執行了方法MT后的狀態中的一例的基片的局部放大截面圖。
圖5是一個例示的實施方式的方法中的步驟ST1的流程圖。
圖6是與圖5所示的步驟ST1關聯的一例的時序圖。
圖7是一例的步驟ST2的流程圖。
圖8是另一例的步驟ST2的流程圖。
圖9中,圖9的(a)、圖9的(b)、圖9的(c)和圖9的(d)分別是執行了步驟ST1后的狀態、執行了步驟ST25后的狀態、執行了步驟ST26后的狀態、執行了方法MT后的狀態中的一例的基片的局部放大截面圖。
圖10是表示氫離子在膜內到達的距表面的深度的計算結果的圖表。
圖11是概要地表示在圖1所示的方法的執行中能夠使用的一例的處理系統的圖。
附圖標記說明
MT……方法,W……基片,EF……膜,DP……沉積物。
具體實施方式
以下,說明各種例示的實施方式。
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H01L 半導體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





