[發明專利]一種針對輻射環境下觸發器的低功耗SET抑制電路

在審

• 申請號: 202010016917.6
• 申請日: 2020-01-08
• 公開（公告）號: CN111241770A
• 公開（公告）日: 2020-06-05
• 發明（設計）人: 溫亮;漆世錢;呂建平;張靜;趙強
• 申請（專利權）人: 中國人民武裝警察部隊海警學院
• 主分類號: G06F30/39
• 分類號: G06F30/39
• 代理公司: 寧波奧圣專利代理事務所(普通合伙) 33226
• 代理人: 方小惠

1.一種針對抗輻射觸發器的SET抑制電路，其特征在于包括二輸入異或門、二輸入或非門、單輸入延時反相器、雙輸入延時反相器和三輸入延時反相器，所述的二輸入異或門具有第一輸入端、第二輸入端和輸出端，所述的二輸入或非門具有第一輸入端、第二輸入端和輸出端，所述的單輸入延時反相器具有輸入端和輸出端，所述的雙輸入延時反相器具有第一輸入端、第二輸入端和輸出端，所述的三輸入延時反相器具有第一輸入端、第二輸入端、第三輸入端和輸出端。所述的二輸入異或門的第一輸入端為所述的SET抑制電路的第一輸入端，所述的二輸入異或門的第二輸入端、所述的單輸入延時反相器的輸入端和所述的二輸入或非門的第二輸入端連接，所述的二輸入異或門的輸出端和三輸入延時反相器的第一輸入端連接，所述的三輸入延時反相器的第二輸入端為所述的SET抑制電路的第三輸入端，所述的三輸入延時反相器的第三輸入端、所述的二輸入或非門的輸出端和所述的雙輸入延時反相器的第二輸入端連接，所述的三輸入延時反相器的輸出端和所述的雙輸入延時反相器的第一輸入端連接，所述的雙輸入延時反相器的輸出端為所述的SET抑制電路的輸出端，所述的單輸入延時反相器的輸出端和所述的二輸入異或門的第一輸入端連接；所述的單輸入延時反相器包括延時鏈、第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，所述的延時鏈包括2k+1個反相器，k為大于等于0的整數，當k＝0時，第1個反相器的輸入端為所述的延時鏈的輸入端，第1個反相器的輸出端為所述的延時鏈的輸出端，當k＞0時，第1個反相器的輸入端為所述的延時鏈的輸入端，第j個反相器的輸出端和第j+1個反相器的輸入端連接，j＝1,2，…，2k，第2k+1個反相器的輸出端為所述的延時鏈的輸出端；，所述的延時鏈的輸入端、所述的第一PMOS管的柵極和所述的第二NMOS管的柵極連接且其連接端為所述的單輸入延時反相器的輸入端，所述的延時鏈的輸出端、所述的第二PMOS管的柵極和所述的第一NMOS管的柵極連接，所述的第一PMOS管的源極接入電源，所述的第一PMOS管的漏極和所述的第二PMOS管的源極連接，所述的第二PMOS管的漏極和所述的第一NMOS管的漏極連接且其連接端為所述的單輸入延時反相器的輸出端，所述的第一NMOS管的源極和所述的第二NMOS管的漏極連接，所述的第二NMOS管的源極接地；所述的雙輸入延時反相器包括第一反相器、第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管，所述的第一反相器具有輸入端和輸出端，所述的第一反相器的輸入端和所述的第三NMOS管的柵極連接且其連接端為所述的雙輸入延時反相器的第一輸入端，所述的第一反相器的輸出端和所述的第四PMOS管的柵極連接，所述的第三PMOS管的柵極和所述的第四NMOS管的柵極連接且其連接端為所述的雙輸入延時反相器的第二輸入端，所述的第三PMOS管的源極接入電源，所述的第三PMOS管的漏極和所述的第四PMOS管的源極連接，所述的第四PMOS管的源極和所述的第三NMOS管的漏極連接且其連接端為所述的雙輸入延時反相器的輸出端，所述的第三NMOS管的源極和所述的第四NMOS管的漏極連接，所述的第四NMOS管的源極接地；所述的三輸入延時反相器包括第二反相器、第五PMOS管、第六PMOS管、第七PMOS管、第五NMOS管、第六NMOS管和第七NMOS管，所述的第二反相器具有輸入端和輸出端，所述的第五PMOS管的柵極和所述的第七NMOS管的柵極連接且其連接端為所述的三輸入延時反相器的第三輸入端，所述的第五PMOS管的源極和所述的第六PMOS管的源極均接入電源，所述的第六PMOS管的柵極和所述的第六NMOS管的柵極連接且其連接端為所述的三輸入延時反相器的第一輸入端，所述的第五PMOS管的漏極、所述的第六PMOS管的漏極和所述的第七PMOS管的源極連接，所述的第七PMOS管的柵極和所述的第二反相器的輸出端連接，所述的第二反相器的輸入端和所述的第五NMOS管的柵極連接且其連接端為所述的三輸入延時反相器的第二輸入端，所述的第七PMOS管的源極和所述的第五NMOS管的漏極連接且其連接端為所述的三輸入延時反相器的輸出端，所述的第五NMOS管的源極和所述的第六NMOS管的漏極連接，所述的第六NMOS管的源極和所述的第七NMOS管的漏極連接，所述的第七NMOS管的源極接地；將所述的SET抑制電路的第一輸入端與觸發器的主鎖存器中的一個存儲節點N1相連，第二輸入端與觸發器的數據輸入端相連，第三輸入端接入時鐘信號CLK，輸出端則與觸發器的時鐘端連接；當全局時鐘CLK為從“1”跳變為“0”時，觸發器進入透明狀態，當全局時鐘CLK由“0”跳變為“1”時，觸發器進入采樣狀態，此時只有當觸發器的數據輸入端接入的輸入數據與觸發器存儲的數據不同時，觸發器才進行數據采樣，當觸發器存儲節點N1的數據為“0”，觸發器數據輸入端產生了一個正SET脈沖，且CLK為低，觸發器處于透明狀態，此時由于單輸入延時反相器的延時作用，在或非門后會產生一個負的短脈沖，這樣導致三輸入延時反相器的第一輸入端也產一個負的短脈沖，從而在三輸入延時反相器的輸出端處產生一個正的短脈沖CP，將觸發器的透明狀態關斷，防止因SET的產生的錯誤在時鐘上升沿到來時被采樣，從而抑制了因SET產生的SEU錯誤。