[發明專利]溝槽柵MOSFET功率半導體器件及其多晶硅填充方法和制造方法

有效

• 申請號: 202010015337.5
• 申請日: 2020-01-07
• 公開（公告）號: CN111192925B
• 公開（公告）日: 2021-12-31
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 杭州士蘭微電子股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/423
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純

本申請公開了溝槽柵MOSFET功率半導體器件及其多晶硅填充方法和制造方法。該填充方法包括：在半導體襯底上的外延層中形成溝槽；在所述外延層表面和溝槽中形成絕緣層，所述絕緣層圍繞溝槽形成第一空腔；對所述第一空腔頂部的部分絕緣層進行蝕刻以擴大所述第一空腔的開口寬度，形成第二空腔；在所述第二空腔中填充多晶硅層。本申請通過擴大第一空腔的開口后形成多晶硅層以消除多晶硅層中空洞或縫隙等缺陷，從而可以提高功率半導體器件的良率、可靠性和延長壽命。

技術領域

本發明涉及功率半導體器件制造技術領域，尤其涉及耐壓高的溝槽柵MOSFET功率半導體器件及其多晶硅填充方法和制造方法。

背景技術

現有技術的功率半導體器件的示意性結構圖如圖1所示。作為示例，該功率半導體器件為溝槽柵MOSFET功率半導體器件。

如圖1所示，溝槽柵MOSFET功率半導體器件100包括位于半導體襯底101上的外延層102中的多個溝槽120。

圖2a至2h分別示出圖1所示功率半導體器件的制造方法在不同階段的截面圖。

如圖2a所示，在半導體襯底101上的外延層102中形成深度為h1的溝槽120。

對于不同耐壓等級的溝槽柵MOSFET功率半導體器件，溝槽120的深度不一樣。通常耐壓越高溝槽120的深度越深。例如，對于耐壓120V以上的器件，溝槽120的深度一般在5微米以上。

如圖2b所示，在外延層102的表面和溝槽120中形成絕緣層121。

絕緣層121例如由氧化物組成，用于形成絕緣層121的工藝包括熱氧化或化學氣相沉積CVD，或兩種工藝組合。

絕緣層121在功率半導體器件中作為屏蔽導體與外延層之間的隔離層。絕緣層121覆蓋溝槽120的側壁和底部，并且在外延層102的表面上方延伸。在溝槽120的內部填充絕緣層121后形成空腔151。

對于不同耐壓等級的溝槽柵功率半導體器件，絕緣層121的厚度也不一樣。通常耐壓越高，絕緣層121的厚度越厚。例如，對于耐壓120V以上的器件，絕緣層121的厚度在0.6微米以上。

如圖2c所示，在外延層102的表面和溝槽內的絕緣層121上沉積多晶硅層122。

多晶硅層122不僅形成在溝槽120中填充空腔151，而且在外延層102的表面上方延伸。在理想的功率半導體器件中，多晶硅層122在空腔151中應當填充致密，無空洞或縫隙等缺陷。多晶硅層122在最終的器件中用于形成屏蔽導體。

對于耐壓120V以下的器件，溝槽120的深度例如小于5微米，絕緣層121的厚度例如小于0.6微米。由于溝槽深度較淺，絕緣層厚度較薄，在不影響參數和性能的前提下，可以通過將溝槽120的開口倒角以擴大形成絕緣層之后的空腔開口寬度從而有利于多晶硅層122的填充。

對于耐壓120V以上的器件，溝槽120的深度例如大于5微米，絕緣層121的厚度例如大于0.6微米。由于溝槽深度較深，絕緣層厚度較厚，即使將溝槽120的開口倒角以擴大形成絕緣層之后的空腔開口寬度，也仍然會導致多晶硅層122中存在空洞或縫隙等缺陷。

圖2d至圖2h則示出了圖1所示功率半導體器件中柵極電介質125、柵極導體106、體區107、源區108、層間介質層110、接觸區111至113、導電通道131至133、源電極141、柵電極142、屏蔽電極143、漏極電極144的形成過程，由于這部分內容為常規工藝，此處不再贅述。