[發(fā)明專利]集成電路及包括該集成電路的通信設(shè)備和電子設(shè)備

有效

• 申請?zhí)枺?/td>: 202010013718.X
• 申請日: 2012-05-25
• 公開（公告）號: CN111355547B
• 公開（公告）日: 2022-03-22
• 發(fā)明（設(shè)計）人: G·馬凱;J·韋格納;G·邁克里奧德
• 申請（專利權(quán)）人: 思睿邏輯國際半導(dǎo)體有限公司
• 主分類號: H04H60/04
• 分類號: H04H60/04;H04M1/60
• 代理公司: 北京北翔知識產(chǎn)權(quán)代理有限公司 11285
• 代理人: 鄭建暉;關(guān)麗麗

1.一種集成電路，包括：

數(shù)字混合核，可配置為組合多個音頻數(shù)據(jù)樣本流，所述數(shù)字混合核包括多個數(shù)字信號處理塊、時鐘生成器以及混合構(gòu)件，其中：

所述數(shù)字信號處理塊中的每一個包括一源端口和一目的地端口，所述數(shù)字信號處理塊中的每一個可配置為：在所述目的地端口以一相應(yīng)的采樣時鐘率接收音頻數(shù)據(jù)樣本流，處理接收到的音頻數(shù)據(jù)樣本流，并且從所述源端口以所述相應(yīng)的采樣時鐘率發(fā)送已處理的音頻數(shù)據(jù)樣本流；

所述時鐘生成器可配置為生成至少一個數(shù)據(jù)時鐘；以及

所述混合構(gòu)件包括混合器、源選擇器、多個源緩沖器、目的地選擇器、多個目的地緩沖器、可編程存儲電路系統(tǒng)以及控制器，其中：

所述混合器包括乘累加器，所述乘累加器包括一乘累加器輸入和一乘累加器輸出，所述混合器可配置為響應(yīng)于所述數(shù)據(jù)時鐘來組合音頻數(shù)據(jù)樣本；

所述源選擇器包括多個源選擇器輸入和一源選擇器輸出，所述源選擇器輸出連接至所述乘累加器輸入，

所述多個源緩沖器中的每一個相應(yīng)地連接在一所述源端口與一所述源選擇器輸入之間，每個源緩沖器可配置為臨時存儲一相應(yīng)的所述所發(fā)送的音頻數(shù)據(jù)樣本流中的一個樣本，

其中所述源選擇器可配置為響應(yīng)于源選擇器控制信號來將所述相應(yīng)的源緩沖器中的任何一個耦合至所述乘累加器輸入；

所述目的地選擇器包括一目的地選擇器輸入和多個目的地選擇器輸出，所述目的地選擇器輸入連接至所述乘累加器輸出，

所述多個目的地緩沖器中的每個目的地緩沖器相應(yīng)地連接在一所述目的地端口與一所述目的地選擇器輸出之間，每個目的地緩沖器可配置為臨時存儲一相應(yīng)的所述組合的音頻數(shù)據(jù)樣本流中的一個樣本，

其中所述目的地選擇器可配置為響應(yīng)于一目的地選擇器控制信號來將所述相應(yīng)的目的地緩沖器中的任何一個耦合至所述乘累加器輸出；以及

所述可編程存儲電路系統(tǒng)可配置為存儲多個配置數(shù)據(jù)組，所述多個配置數(shù)據(jù)組中的每一個分別限定一個信號路徑，所述信號路徑包括至少兩個源端口和一目的地端口；以及

所述控制器耦合至所述可編程存儲電路系統(tǒng)、所述源選擇器和所述目的地選擇器，所述控制器被配置為接收多個配置數(shù)據(jù)，并且利用源選擇器控制信號來控制所述源選擇器，利用目的地選擇器控制信號來控制所述目的地選擇器，以在相應(yīng)的采樣時鐘的每個周期內(nèi)，響應(yīng)于所述數(shù)據(jù)時鐘在時分復(fù)用的基礎(chǔ)上建立多個相應(yīng)的所述所限定的信號路徑中的每一個。

2.根據(jù)權(quán)利要求1所述的集成電路，其中所述可編程存儲電路系統(tǒng)可配置為存儲第二多個配置數(shù)據(jù)組，所述第二多個配置數(shù)據(jù)組中的每一個相應(yīng)地限定一信號路徑，所述信號路徑包括一個源端口和一目的地端口，并且其中，當信號路徑包括一個源端口時，每個目的地緩沖器也可配置為臨時存儲相應(yīng)的輸出音頻數(shù)據(jù)樣本流的一個樣本，該樣本是從所述一個源端口接收到的音頻數(shù)據(jù)樣本流得出的。

3.根據(jù)權(quán)利要求1或2所述的集成電路，其中該可編程存儲電路系統(tǒng)可配置為使得所述配置數(shù)據(jù)組中的每一個識別至少一個縮放因子，

所述混合器可配置為將該接收到的音頻數(shù)據(jù)樣本或每個接收到的音頻數(shù)據(jù)樣本乘以相應(yīng)的縮放因子。

4.根據(jù)權(quán)利要求1或2所述的集成電路，其中該集成電路還包括多個數(shù)字輸入接口，提供另外多個相應(yīng)的源端口。

5.根據(jù)權(quán)利要求1或2所述的集成電路，其中該集成電路還包括多個數(shù)字輸出接口，提供另外多個相應(yīng)的目的地端口。

6.根據(jù)權(quán)利要求5所述的集成電路，其中該集成電路還包括多個數(shù)字輸入接口，提供另外多個相應(yīng)的源端口，并且其中該控制器可配置為限定從所述數(shù)字輸入接口之一經(jīng)過該乘累加器到所述數(shù)字輸出接口之一的一個直接信號路徑。

7.根據(jù)權(quán)利要求1或2所述的集成電路，其中該可編程存儲電路系統(tǒng)可配置為在多個配置數(shù)據(jù)組中的每一個中存儲一相應(yīng)的用于信號路徑的數(shù)據(jù)采樣率，所述信號路徑的數(shù)據(jù)采樣率能夠彼此獨立地配置。

8.根據(jù)權(quán)利要求1或2所述的集成電路，其中所述多個配置數(shù)據(jù)組中的每一個限定了一相應(yīng)的采樣率。