[發(fā)明專利]組合了高密度低帶寬和低密度高帶寬存儲(chǔ)器的存儲(chǔ)器系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 202010007966.3
• 申請(qǐng)日: 2017-03-06
• 公開(kāi)（公告）號(hào): CN111210857B
• 公開(kāi)（公告）日: 2023-07-18
• 發(fā)明（設(shè)計(jì)）人: S·比斯韋斯;F·內(nèi)馬蒂
• 申請(qǐng)（專利權(quán)）人: 蘋(píng)果公司
• 主分類號(hào): G11C11/4093
• 分類號(hào): G11C11/4093;G11C5/02;G11C5/06;H10B12/00;H10B80/00
• 代理公司: 中國(guó)貿(mào)促會(huì)專利商標(biāo)事務(wù)所有限公司 11038
• 代理人: 劉玉潔

本申請(qǐng)涉及組合了高密度低帶寬和低密度高帶寬存儲(chǔ)器的存儲(chǔ)器系統(tǒng)。在一個(gè)實(shí)施例中，存儲(chǔ)器系統(tǒng)可包括在至少一個(gè)特性上不同的至少兩種類型的DRAM。例如，一個(gè)DRAM類型可以是高密度DRAM，而另一個(gè)DRAM類型比第一DRAM類型可具有更低的密度但也可具有更低的延遲和更高的帶寬。第一類型的DRAM可位于一個(gè)或多個(gè)第一集成電路上，并且第二類型的DRAM可位于一個(gè)或多個(gè)第二集成電路上。在一個(gè)實(shí)施例中，第一集成電路和第二集成電路可在疊堆中耦接在一起。第二集成電路可包括用于耦接到其他電路(例如，具有存儲(chǔ)器控制器的集成電路，諸如片上系統(tǒng)(SOC))的物理層電路，并且物理層電路可被第一集成電路中的DRAM共享。

本申請(qǐng)是申請(qǐng)日為2017年3月6日、申請(qǐng)?zhí)枮?01780033666.9、名稱?為“組合了高密度低帶寬和低密度高帶寬存儲(chǔ)器的存儲(chǔ)器系統(tǒng)”的發(fā)明專?利申請(qǐng)的分案申請(qǐng)。

技術(shù)領(lǐng)域

本文描述的實(shí)施方案涉及包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的電子系?統(tǒng)。

背景技術(shù)

隨著DRAM繼續(xù)演進(jìn)，DRAM的設(shè)計(jì)已因理想的DRAM的不同目標(biāo)?而變得復(fù)雜：具有高帶寬、高容量和低功耗(高能量效率)的密集存儲(chǔ)裝置。?提高密度/容量的設(shè)計(jì)選擇有減少(或至少不增加)帶寬的趨勢(shì)?？稍黾訋?的設(shè)計(jì)選擇有減少(或至少不增加)容量和能量效率的趨勢(shì)。

發(fā)明內(nèi)容

在一個(gè)實(shí)施方案中，存儲(chǔ)器系統(tǒng)可包括在至少一個(gè)特性上不同的至少?兩種類型的DRAM。例如，一個(gè)DRAM類型可以是高密度DRAM，而另?一個(gè)DRAM類型比第一DRAM類型可具有更低的密度但也可具有更低的?延遲和更高的帶寬。第一類型的DRAM可位于一個(gè)或多個(gè)第一集成電路?上，并且第二類型的DRAM可位于一個(gè)或多個(gè)第二集成電路上。提供一種?具有兩種類型的DRAM(例如，一個(gè)高密度，并且一個(gè)低延遲、高帶寬)的?存儲(chǔ)器系統(tǒng)可允許高度節(jié)能操作，這可能使存儲(chǔ)器系統(tǒng)適用于便攜式設(shè)備?和其中每個(gè)耗能單元的能量效率和性能為關(guān)鍵屬性的其他設(shè)備。

在一個(gè)實(shí)施方案中，第一集成電路和第二集成電路可在疊堆中耦接在?一起。第二集成電路可包括用于耦接到其他電路(例如，具有存儲(chǔ)器控制?器的集成電路，諸如片上系統(tǒng)(SOC))的物理層電路，并且該物理層電路可?被第一集成電路中的DRAM共享。在一些實(shí)施方案中，可使用存儲(chǔ)器來(lái)實(shí)?現(xiàn)高能量效率、高容量和低延遲。

附圖說(shuō)明

下面的詳細(xì)描述參照附圖，現(xiàn)在對(duì)這些附圖進(jìn)行簡(jiǎn)要說(shuō)明。

圖1為具有存儲(chǔ)器控制器和至主存儲(chǔ)器和高速緩存存儲(chǔ)器的物理層電?路的片上系統(tǒng)(SOC)的一個(gè)實(shí)施方案的框圖。

圖2為具有存儲(chǔ)器控制器和至高速緩存存儲(chǔ)器的物理層電路的SOC的?另一個(gè)實(shí)施方案的框圖，其中另一物理層電路從高速緩存存儲(chǔ)器延伸到主?存儲(chǔ)器。

圖3為具有存儲(chǔ)器控制器和至高速緩存存儲(chǔ)器和主存儲(chǔ)器的物理層電?路以及另一物理層電路的SOC的另一個(gè)實(shí)施方案的框圖，其中另一物理層?電路從高速緩存存儲(chǔ)器延伸到主存儲(chǔ)器。

圖4為示出了實(shí)施方案的片上系統(tǒng)(SOC)和存儲(chǔ)器的框圖。

圖5為示出了實(shí)施方案的包括一個(gè)或多個(gè)高速緩存的SOC以及被耦接?到SOC/高速緩存的主存儲(chǔ)器的框圖。

圖6為示出了實(shí)施方案的SOC和多個(gè)存儲(chǔ)器的框圖。

圖7為示出了實(shí)施方案的多個(gè)主存儲(chǔ)器和包括一個(gè)或多個(gè)高速緩存的?SOC的框圖。

圖8為具有封裝件堆疊封裝件(POP)構(gòu)型的主存儲(chǔ)器和高速緩存存儲(chǔ)器?的系統(tǒng)的一個(gè)實(shí)施方案的框圖。

圖9為具有封裝件堆疊封裝件(POP)構(gòu)型的主存儲(chǔ)器和高速緩存存儲(chǔ)器?的系統(tǒng)的另一個(gè)實(shí)施方案的框圖。

圖10為具有主存儲(chǔ)器和高速緩存存儲(chǔ)器的系統(tǒng)的一個(gè)實(shí)施方案的框?圖，其中主存儲(chǔ)器離散地封裝。