[發明專利]半導體集成裝置及其制造方法

有效

• 申請號: 202010001959.2
• 申請日: 2020-01-02
• 公開（公告）號: CN111180415B
• 公開（公告）日: 2022-06-03
• 發明（設計）人: 陳順福;劉威;陳亮;甘程
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L21/768;H01L27/105
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;張靖琳

本申請公開了一種半導體集成裝置及其制造方法，該半導體集成裝置包括：第一半導體器件，包括：第一介電層；位于第一介電層內的間隔排布的第一導電通道和第一虛擬導電通道，第一導電通道和第一虛擬導電通道暴露于第一介電層的表面；第二半導體器件，包括：第二介電層；位于第二介電層內的第二導電通道，第二導電通道暴露于第二介電層的表面；第一介電層與第二介電層結合，第二導電通道與第一虛擬導電通道連接。該通半導體集成裝置過在結合第一介電層與第二介電層時，直接利用導電通道與虛擬導電通道形成電容，從而簡化了電容的制作工藝并降低了成本。

技術領域

本發明涉及半導體技術，更具體地，涉及一種半導體集成裝置及其制造方法。

背景技術

半導體技術的發展方向是特征尺寸的減小和集成度的提高。對于存儲器件而言，存儲器件的存儲密度的提高與半導體制造工藝的進步密切相關。隨著半導體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。

為了進一步提高存儲密度，已經開發出三維結構的存儲器件(即，3D存儲器件)。該3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。進一步地，已經開發出將3D存儲器件芯片和驅動電路芯片鍵合在一起的晶片鍵合結構。該晶片鍵合結構可以提供存儲器件的讀寫速度，并且提高集成度、降低器件成本和提高可靠性。

在上述的晶片鍵合結構中，晶片之間彼此接觸的表面為結合面。晶片的結合面經過清洗和活化處理之后，達到清潔平整的程度。至少兩個晶片的結合面彼此接觸，在一定條件下，使晶片結合成為一體。

在現有技術中，由于晶片與晶片結合后，根據電路的需求，還需要制作電容，從而占用了器件額外的空間，制作電容的工序以及額外占用的空間都會增加制造成本，而且不利于器件的小型化。期望進一步改進晶片結合工藝以簡化電容的制作工藝并降低成本。

發明內容

本發明的目的是提供一種改進的半導體集成裝置及其制造方法，通過在結合第一介電層與第二介電層時，直接利用第一導電通道、第一虛擬導電通道以及第二導電通道形成電容，從而簡化了電容的制作工藝并降低了成本。

根據本發明的一方面，提供了一種半導體集成裝置，包括：第一半導體器件，包括：第一介電層；位于第一介電層內的間隔排布的第一導電通道和第一虛擬導電通道，第一導電通道和第一虛擬導電通道暴露于第一介電層的表面；第二半導體器件，包括：第二介電層；位于第二介電層內的第二導電通道，第二導電通道暴露于第二介電層的表面；第一介電層與第二介電層結合，第二導電通道與第一虛擬導電通道連接。

可選地，所述第二半導體器件還包括第二虛擬導電通道，位于所述第二介電層中，并與所述第二導電通道間隔排布，所述第二虛擬導電通道暴露于所述第二介電層的表面，所述第二虛擬導電通道與所述第一導電通道連接。

可選地，所述第一導電通道在所述第一介電層的厚度方向上的尺寸大于所述第一虛擬導電通道在所述厚度方向上的尺寸；和/或，所述第二導電通道在所述第二介電層的厚度方向上的尺寸大于所述第二虛擬導電通道在所述厚度方向上的尺寸。

可選地，所述第一半導體器件還包括：位于所述第一介電層內的第一頂層互連線，在所述第一介電層的厚度方向上，所述第一頂層互連線位于所述第一導電通道的一側，并與所述第一導電通道連接；和/或，所述第二半導體器件還包括：位于所述第二介電層內的第二頂層互連線，在所述第二介電層的厚度方向上，所述第二頂層互連線位于所述第二導電通道的一側，并與所述第二導電通道連接。

可選地，所述第一介電層與所述第二介電層的結合方式為鍵合。

可選地，所述第一導電通道和所述第一虛擬導電通道暴露于所述第一介電層的表面的圖案為相互平行的長方形；和/或，所述第二導電通道和所述第二虛擬導電通道暴露于所述第二介電層的表面的圖案為相互平行的長方形。

可選地，所述相互平行的長方形的長邊對齊。