[發明專利]以處理器為核心的電路時序測量方法和裝置

有效

• 申請號: 202010000764.6
• 申請日: 2020-01-02
• 公開（公告）號: CN111241764B
• 公開（公告）日: 2022-09-13
• 發明（設計）人: 高潔;彭飛;田文波;孫逸帆;李毅;劉驍
• 申請（專利權）人: 上海航天計算機技術研究所
• 主分類號: G06F30/3312
• 分類號: G06F30/3312;G06C3/00
• 代理公司: 上海漢聲知識產權代理有限公司 31236
• 代理人: 胡晶

1.一種以處理器為核心的電路時序測量方法，其特征在于，包括：

步驟1：以處理器為核心，確定與處理器連接的器件訪存關系，列出連接的各個器件輸入輸出管腳表；

步驟2：根據所述輸入輸出管腳表，確定各管腳信號傳輸鏈的路徑測量點；所述步驟2包括：

根據所述輸入輸出管腳表，將每個器件的輸入管腳作為鏈路終點，每個器件的輸出管腳信號作為鏈路起點，梳理出每個器件的輸入管腳信號傳輸鏈路；其中，所述傳輸鏈路上每個標識點均為路徑測量點；

步驟3：對所述路徑測量點進行分析，得到信號特性列表；

步驟4：根據所述信號特性列表，獲得各個器件與傳輸時序相關的輸入輸出管腳端點信號數據；

步驟5：將所述端點信號數據與器件手冊的標準數據進行比對，得到時序分析結果。

2.根據權利要求1所述的以處理器為核心的電路時序測量方法，其特征在于，所述步驟1包括：

步驟1.1：根據原理圖生成器件和器件管腳列表，獲取具備時序接口的集成電路器件；所述時序接口包括：控制信號接口、地址信號接口和數據信號接口；

步驟1.2：將處理器作為核心器件，與處理器通信的其他器件均劃入電路分析范圍；

步驟1.3：按照所述電路分析范圍，整理出與處理器傳輸時序相關的器件輸入輸出管腳列表。

3.根據權利要求1所述的以處理器為核心的電路時序測量方法，其特征在于，所述步驟3包括：

結合電路實物對所述路徑測量點進行分析，以區分為直接測量點或間接測量點；

若為直接測量點，則直接測試該點信號波形并記錄與參考源的關系；

若為間接測量點，則根據鏈路狀態將該點信號區分為傳輸變性信號或設計變性信號，并將傳輸變性參數或設計變性參數寫入所述信號特性列表。

4.根據權利要求1所述的以處理器為核心的電路時序測量方法，其特征在于，所述步驟5包括：

將所述端點信號數據與器件手冊的標準數據進行比對，若符合所述器件手冊的標準數據，則輸出測量通過的結果；若不符合所述器件手冊的標準數據，則輸出測量不通過的結果。

5.一種以處理器為核心的電路時序測量裝置，其特征在于，用以執行如權利要求1-4中任一項所述的以處理器為核心的電路時序測量方法，所述裝置包括：

圖紙抽象輸入模塊，用于剔除圖紙中無控制信號、地址信號和數據信號的器件，并選擇處理器作為核心器件；

管腳列表生成模塊，用于按照處理器核心器件的訪存關系，確定與所述處理器連接的各個器件的輸入輸出管腳表；

管腳信號傳輸鏈路生成模塊，用于根據所述輸入輸出管腳表，確定各管腳信號傳輸鏈的路徑測量點；

測量點信號采集模塊，用于對所述路徑測量點進行分析，得到信號特性列表；

數據比對和分析結果輸出模塊，用于根據所述信號特性列表，獲得各個器件與傳輸時序相關的輸入輸出管腳的端點信號數據；將所述端點信號數據與器件手冊標準數據值進行比對，得到時序分析結果。