[發明專利]半導體模塊及其制造方法

在審

• 申請號: 201980096964.1
• 申請日: 2019-05-31
• 公開（公告）號: CN113906561A
• 公開（公告）日: 2022-01-07
• 發明（設計）人: 增田隆俊;奧津文武
• 申請（專利權）人: 超極存儲器股份有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/32;H01L25/07;H01L25/18
• 代理公司: 北京柏杉松知識產權代理事務所(普通合伙) 11413
• 代理人: 袁波;劉繼富

本發明提供一種能夠吸收熱應力的半導體模塊及其制造方法。半導體模塊(1)具有：薄膜式中介層(11)，其具有在厚度方向(C)上貫穿的多個貫穿電極；邏輯芯片，其配置在薄膜式中介層(11)的一個面側，與貫穿電極電連接；以及RAM部(13)，其是RAM模塊，配置在薄膜式中介層(11)的另一面側，經由貫穿電極與邏輯芯片電連接。

技術領域

本發明涉及半導體模塊及其制造方法。

背景技術

以往，作為存儲裝置已知有DRAM(Dynamic Random Access Memory，動態隨機存取存儲器)等易失性存儲器(RAM)。對于DRAM要求大容量化，以能夠承受運算裝置(以下稱為邏輯芯片)的高性能化和數據量的增大。因此，通過存儲器(存儲單元陣列、存儲芯片)的微細化以及平面地增設單元來實現大容量化。另一方面，因為微細化導致對噪聲的脆弱性、管芯面積的增加等，這種大容量化已達到了極限。

因此，最近正在開發層疊多個平面的存儲器進行三維化(3D化)來實現大容量化的技術。此外，曾提出了通過重疊地配置多個芯片來減少多個芯片的設置面積的半導體模塊(例如參照專利文獻1)。

現有技術文獻

專利文獻

專利文獻1：日本特開2015-216169號公報。

發明內容

發明要解決的問題

根據專利文獻1，通過重疊地配置兩個芯片，能夠拉近兩個芯片間的距離。由此，能夠期待提高兩個芯片間的帶寬。另一方面，在熱作用于半導體模塊的情況下，由于產生了熱應力，有可能使焊錫凸塊產生裂紋。此外，有時發生因熱導致的芯片的翹曲。

本發明的目的在于提供一種能夠吸收熱應力的半導體模塊及其制造方法。

用于解決問題的方案

本發明涉及一種半導體模塊，其具有：薄膜式中介層，其具有在厚度方向上貫穿的多個貫穿電極；邏輯芯片，其配置在所述薄膜式中介層的一個面側，與所述貫穿電極電連接；以及RAM部，其是RAM模塊，配置在所述薄膜式中介層的另一面側，經由所述貫穿電極與所述邏輯芯片電連接。

此外，優選的是，所述邏輯芯片的至少一部分和所述RAM部的至少一部分隔著所述薄膜式中介層重疊地配置。

此外，優選的是，半導體模塊還具有基板，所述基板配置在所述薄膜式中介層的另一面側，在所述基板與所述薄膜式中介層的另一面之間夾持所述RAM部。

此外，優選的是，所述基板在與所述RAM部重疊的位置具有配置所述RAM部的凹部。

此外，優選的是，所述薄膜式中介層具有基材膜和貫穿所述基材膜的多個過孔。

此外，本發明涉及半導體模塊的制造方法，所述方法具有：在薄膜式中介層形成貫穿電極的步驟；使所述薄膜式中介層的一個面與板狀的支承體相向地配置在所述支承體的步驟；在所述薄膜式中介層的另一面側配置RAM部的步驟；在所述薄膜式中介層的另一面側配置基板，并在所述基板與所述薄膜式中介層之間夾持所述RAM部的步驟；去除所述支承體的步驟；以及在所述薄膜式中介層的一個面配置邏輯芯片的步驟。

此外，本發明涉及半導體模塊的制造方法，所述方法具有：在薄膜式中介層形成貫穿電極的步驟；使所述薄膜式中介層的一個面的端部與板狀的框體相向地配置在所述框體的步驟；在所述薄膜式中介層的另一面側配置RAM部的步驟；在所述薄膜式中介層的另一面側配置基板，并在所述基板與所述薄膜式中介層之間夾持所述RAM部的步驟；去除所述框體的步驟；以及在所述薄膜式中介層的一個面配置邏輯芯片的步驟。

發明效果

根據本發明，能夠提供一種能夠吸收熱應力的半導體模塊及其制造方法。

附圖說明