[發(fā)明專(zhuān)利]處理器資源的可編程控制

在審

• 申請(qǐng)?zhí)枺?/td>: 201980091969.5
• 申請(qǐng)日: 2019-02-13
• 公開(kāi)（公告）號(hào): CN113795823A
• 公開(kāi)（公告）日: 2021-12-14
• 發(fā)明（設(shè)計(jì)）人: P·K·杜塔
• 申請(qǐng)（專(zhuān)利權(quán)）人: 諾基亞技術(shù)有限公司
• 主分類(lèi)號(hào): G06F9/30
• 分類(lèi)號(hào): G06F9/30;G06F9/38
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 林程程

呈現(xiàn)了處理器的各種示例實(shí)施例。處理器的各種示例實(shí)施例可以被配置為支持處理器的處理器前端的資源的分割可編程性。處理器的各種示例實(shí)施例被配置為以如下方式支持處理器的處理器前端的資源的分割可編程性，該方式實(shí)現(xiàn)將處理器的前端的分割可編程資源指派給正由處理器執(zhí)行的程序的控制塊。處理器的各種示例實(shí)施例被配置為支持處理器的前端的微操作(UOP)緩存(UC)資源的分割可編程性(其隨后可以被稱(chēng)為分割可編程(SP)UC(SP?UC)，其中由于存在多個(gè)UC，因此其可以被稱(chēng)為“分割”，并且由于從多個(gè)UC的集合中選擇活動(dòng)UC是由處理器執(zhí)行的程序可控制的，因此可以被稱(chēng)為“可編程的”)。

技術(shù)領(lǐng)域

各種示例實(shí)施例總體涉及處理器，更特別地但非排他性地，涉及用于處理器的處理器緩存。

背景技術(shù)

一般而言，處理器可以基于各種架構(gòu)，并且可以被配置用于各種目的。例如，一種常見(jiàn)類(lèi)型的處理器是中央處理單元(CPU)，它是計(jì)算機(jī)內(nèi)執(zhí)行程序的組件。當(dāng)CPU被包含在單個(gè)芯片上時(shí)，它通常被稱(chēng)為微處理器。微處理器可以基于各種架構(gòu)，通常被稱(chēng)為指令集架構(gòu)(ISA)，并且可以被配置用于各種目的，諸如通用處理、網(wǎng)絡(luò)分組轉(zhuǎn)發(fā)、圖形處理、等等。

發(fā)明內(nèi)容

處理器的各種示例實(shí)施例可以被配置為支持處理器的處理器前端資源的可編程性。在至少一些示例實(shí)施例中，處理器包括后端、具有前端資源的前端和指令集架構(gòu)(ISA)。處理器可以被配置為執(zhí)行程序。前端可以被配置為解碼程序的指令以向后端提供微操作集合。后端可以被配置為從前端接收微操作并執(zhí)行微操作。ISA可以被配置為支持由程序?qū)η岸说那岸速Y源集的可編程性。處理器前端資源可以包括微操作(UOP)緩存(UC)資源、分支預(yù)測(cè)單元(BPU)資源、分支目標(biāo)緩沖器(BTB)資源等及其各種組合。在至少一些實(shí)施例中，一種裝置可以包括處理器，其被配置為支持處理器的UC資源的可編程性，其中該處理器包括至少兩個(gè)微操作緩存的集合，該微操作緩存被配置為存儲(chǔ)從要由處理器執(zhí)行的程序的指令解碼的微操作。在至少一些示例實(shí)施例中，非瞬態(tài)計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)存儲(chǔ)指令，該指令被配置為使處理器通過(guò)具有至少兩個(gè)微操作緩存的處理器的解碼塊來(lái)解碼程序的指令，以形成微操作并將該微操作存儲(chǔ)在微操作緩存中的活動(dòng)微操作緩存中。在至少一些示例實(shí)施例中，一種方法包括：由具有至少兩個(gè)微操作緩存的處理器的解碼塊解碼程序的指令以形成微操作，并將該微操作存儲(chǔ)在微操作緩存中的活動(dòng)微操作緩存中。在至少一些示例實(shí)施例中，一種裝置包括處理器，該處理器包括用于通過(guò)具有至少兩個(gè)微操作緩存的處理器的解碼塊來(lái)解碼程序的指令以形成微操作的部件，以及用于將微操作存儲(chǔ)在微操作緩存中的活動(dòng)微操作緩存中的部件。在至少一些示例實(shí)施例中，一種裝置包括用于通過(guò)具有至少兩個(gè)微操作緩存的處理器的解碼塊來(lái)解碼程序指令以形成微操作的部件，以及用于將微操作存儲(chǔ)在微操作緩存中的活動(dòng)微操作緩存中的部件。在至少一些實(shí)施例中，一種裝置可以包括處理器，該處理器被配置為支持處理器的UC資源的可編程性，其中處理器包括ISA，該ISA被配置為支持由處理器執(zhí)行的程序?qū)μ幚砥鞯膬蓚€(gè)或更多個(gè)微操作緩存的集合的可編程性。在至少一些示例實(shí)施例中，非瞬態(tài)計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)存儲(chǔ)指令，該指令被配置為使處理器執(zhí)行包括指令集的程序，并且由處理器的ISA基于程序的執(zhí)行來(lái)支持處理器的兩個(gè)或更多個(gè)微操作緩存的集合的可編程性。在至少一些示例實(shí)施例中，一種方法包括由處理器執(zhí)行包括指令集的程序，并且由處理器的ISA基于程序的執(zhí)行來(lái)支持處理器的兩個(gè)或更多個(gè)微操作緩存的集合的可編程性。在至少一些示例實(shí)施例中，一種裝置包括處理器，該處理器包括用于執(zhí)行包括指令集的程序的部件，以及用于由處理器的ISA基于程序的執(zhí)行來(lái)支持處理器的兩個(gè)或更多個(gè)微操作緩存的集合的可編程性的部件。在至少一些示例實(shí)施例中，一種裝置包括用于由處理器執(zhí)行包括指令集的程序的部件，以及用于由處理器的ISA基于程序的執(zhí)行來(lái)支持處理器的兩個(gè)或更多個(gè)微操作緩存的集合的可編程性的部件。