[發明專利]半導體元件搭載用封裝基板的制造方法

在審

• 申請號: 201980082276.X
• 申請日: 2019-10-21
• 公開（公告）號: CN113196892A
• 公開（公告）日: 2021-07-30
• 發明（設計）人: 平野俊介;加藤禎啟;小柏尊明
• 申請（專利權）人: 三菱瓦斯化學株式會社
• 主分類號: H05K3/46
• 分類號: H05K3/46;H01L23/12;H05K3/00
• 代理公司: 北京林達劉知識產權代理事務所(普通合伙) 11277
• 代理人: 劉新宇;李茂家

一種半導體元件搭載用封裝基板的制造方法，其為具備絕緣層和布線導體的半導體元件搭載用封裝基板的制造方法，所述制造方法包括如下工序：形成基板的第1基板形成工序(a)，所述基板在芯樹脂層的單面或兩面具備厚度為1μm～70μm且能剝離的第1金屬層、第1絕緣性樹脂層和第2金屬層；第1層間連接工序(b)，形成達到第1金屬層表面的非貫通孔，對其內壁實施電解鍍銅和/或化學鍍銅，使第2和第1金屬層連接；第2基板形成工序(c)，配置第2絕緣性樹脂層和第3金屬層，對第1基板加熱加壓形成基板；第2層間連接工序(d)，形成達到第2金屬層的表面的非貫通孔，對其內壁實施電解鍍銅和/或化學鍍銅，使第2和第3金屬層連接；剝離工序(e)，將第3基板剝離；和，布線導體形成工序(f)，對第1和第3金屬層進行圖案化、形成布線導體。

技術領域

本發明涉及半導體元件搭載用封裝基板的制造方法。

背景技術

電子設備、通信設備、和個人電腦等中廣泛使用的半導體封裝的高功能化和小型化近年來日益加速。伴隨于此，要求半導體封裝中的印刷電路板和半導體元件搭載用封裝基板的薄型化。通常，印刷電路板和半導體元件搭載用封裝基板通過在支撐基板上使成為電路圖案的層(以下，也簡稱為“布線導體”)和絕緣材料層疊而制作。

作為這種半導體元件搭載用封裝基板的制造方法，例如公開了如下方法：使用在帶載體箔的極薄銅箔的載體箔面設置第1絕緣樹脂而成的電路形成用基板，通過圖案電解鍍銅形成第1布線導體，進而，層疊第2絕緣樹脂，之后形成第2布線導體(例如參照下述專利文獻1)。另外，作為這些半導體元件搭載用封裝基板相關的制造技術，公開如下技術：在成為芯的基板上層疊多個層，形成層疊體后，使這些層疊體從成為芯的基板分離，制作半導體封裝基板等(例如參照下述專利文獻2～4)。

現有技術文獻

專利文獻

專利文獻1：日本特開2005-101137號公報

專利文獻2：日本特開2014-220402號公報

專利文獻3：日本特開2012-099857號公報

專利文獻4：日本特開2011-119722號公報

發明內容

發明要解決的問題

作為上述的半導體元件搭載用封裝基板相關的制造技術，已知有如下手法：以在芯樹脂層的兩面設有金屬箔的覆銅層疊板為中心，在其兩面積層預浸料等絕緣層和金屬箔，使用所形成的電路形成用基板。電路形成用基板在具有4層金屬箔的情況下，也被稱為“4層無芯屏蔽板”，例如，4層無芯屏蔽板之后經過圖案化工序等成為6層無芯屏蔽板，從芯樹脂層剝離設置于其兩面的各基板(層疊體)。

另外，近年來，對于半導體元件搭載用封裝基板，例如厚度約40μm等薄膜化的要求提高。伴有這種封裝基板的薄膜化，以往不成為問題的事情作為新的問題逐漸明顯化。例如，封裝基板的制造過程中，對于作為中間制造物的層疊體，必須進行孔加工、除膠渣處理、鍍覆工序等。實施孔加工的情況下，在通過鍍覆工序等而堵塞孔為止的期間，層疊體的剛性會暫時地降低。另外，由于這種剛性的降低而層疊體中產生翹曲的可能性也提高。各工序中，為了轉移至后續工序，必須輸送層疊體，但薄膜化后的層疊體如果處于剛性降低了的狀態，則引起破損的可能性會變高等，操作性降低。另外，伴有基板的薄膜化，在各處理中基板(層疊體)的翹曲給對準等各處理產生的影響變大。如此，伴有基板的薄膜化，基于各種原因，最終成品率有時會降低。

為了解決上述課題，本發明的目的在于，提供：成品率優異的半導體元件搭載用封裝基板的制造方法。

用于解決問題的方案

1一種半導體元件搭載用封裝基板的制造方法，其為具備絕緣層和設置于前述絕緣層上的布線導體的半導體元件搭載用封裝基板的制造方法，所述制造方法包括如下工序：