[發明專利]半導體裝置制造方法

在審

• 申請號: 201980070246.7
• 申請日: 2019-10-18
• 公開（公告）號: CN112956020A
• 公開（公告）日: 2021-06-11
• 發明（設計）人: 辻直子
• 申請（專利權）人: 株式會社大賽璐
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L25/07;H01L25/18
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 楊薇

本發明提供在經過其中制作有半導體元件的晶片的層疊而將半導體元件多層化的半導體裝置制造方法中，適于在實現大的晶片層疊數的同時效率良好地制造半導體裝置的方法。在本發明的方法中，形成至少兩個具有層疊結構的晶片層疊體，所述層疊結構包含具有元件形成面及背面的多個晶片，且在相鄰晶片間以使元件形成面與背面相對的方式取向；在各晶片層疊體中形成貫通電極，所述貫通電極從晶片層疊體中位于層疊方向一端的第1晶片的元件形成面側至超過位于另一端的第2晶片的元件形成面的位置貫穿著晶片層疊體內而延伸；通過對第2晶片的背面側進行磨削而使貫通電極在該背面側露出；將經過該露出化工序后的兩個晶片層疊體層疊并接合，同時在該晶片層疊體間將貫通電極電連接。

技術領域

本發明涉及具有包含多個半導體元件的層疊結構的半導體裝置的制造方法。本申請基于2018年10月23日在日本提出申請的日本特愿2018-199013號要求優先權，并將其內容援引于此。

背景技術

近年來，以半導體器件的進一步高密度化為主要目的，用于制造具有由多個半導體芯片或半導體元件在其厚度方向上集成而成的立體結構的半導體器件的技術的開發得到了發展。作為這樣的技術之一，已知有所謂的WOW(Wafer on Wafer)工藝。在WOW工藝中，例如，將分別在其中制作有多個半導體元件的給定數量的半導體晶片依次層疊，形成半導體元件在其厚度方向上多級配置的結構，并經過切割工序將該晶片層疊體單片化為半導體器件。關于這樣的WOW工藝，例如已被記載于下述的專利文獻1、2。

現有技術文獻

專利文獻

專利文獻1：國際公開第2010/032729號

專利文獻2：日本特開2016-178162號

發明內容

發明要解決的課題

在WOW工藝中，為了將不同的半導體晶片間的半導體元件進行電連接，可形成所謂的貫通電極。例如，在晶片層疊過程中，每次在下段晶片上層疊相鄰段的晶片時，要形成沿層疊晶片的厚度方向貫穿該層疊晶片的電極，以實現兩晶片間的半導體元件的電連接。然而，根據這樣的方法，需要在每次層疊晶片時實施用于形成貫通電極的一系列步驟，例如，形成貫穿層疊晶片的開口部、在該開口部的內壁面形成絕緣膜、在開口部內填充導電材料、與這些步驟相伴的各種形式的清洗處理等，是缺乏效率的。

另一方面，還已知如下方法：在制作了與要制造的半導體裝置的設計上的半導體元件層疊數相當的層疊數的晶片層疊體之后，對于該晶片層疊體，要實施包括在其厚度方向上遍及多個晶片而延伸的開口部的形成的一系列步驟，以形成用于該晶片間的半導體元件的電連接的貫通電極。然而，晶片層疊體中的晶片層疊數越增加，則越傾向于難以適當地形成遍及該多個晶片而延伸的開口部，因此，越傾向于難以在該開口部內適當地形成貫通電極。

本發明是基于以上的情況而設計的，其目的在于在經過制作有半導體元件的晶片的層疊而將半導體元件多層化的半導體裝置制造方法中，提供適于在實現大的晶片層疊數的同時效率良好地制造半導體裝置的方法。

解決課題的方法

本發明提供的半導體裝置制造方法包括如下所述的晶片層疊體形成工序、電極形成工序、電極端部露出化工序、以及多層化工序。

在晶片層疊體形成工序中，形成至少兩個晶片層疊體。各晶片層疊體具有層疊結構，所述層疊結構包含各自具有元件形成面及與其相反的背面的多個晶片，且在相鄰的兩個晶片中以一個晶片的元件形成面與另一個晶片的背面相對的方式取向。對于晶片層疊體的位于層疊方向的一端的晶片(第1晶片)而言，相鄰晶片位于其背面側，對于晶片層疊體的位于層疊方向的另一端的晶片(第2晶片)而言，相鄰晶片位于其元件形成面側。晶片的元件形成面是指，經過晶體管形成工序、布線形成工序等而形成了多個半導體元件的一側的面。在晶片層疊體間，晶片層疊數可以相同，也可以不同。