[發明專利]乘法和累加電路

在審

• 申請號: 201980061815.1
• 申請日: 2019-09-05
• 公開（公告）號: CN112740171A
• 公開（公告）日: 2021-04-30
• 發明（設計）人: S·派瑞克;A·霍桑加迪;B·田;A·西拉薩奧;Y·富;OF·C·費爾南德斯;M·吳;C·H·迪克
• 申請（專利權）人: 賽靈思公司
• 主分類號: G06F7/544
• 分類號: G06F7/544;G06F7/483
• 代理公司: 北京市君合律師事務所 11517
• 代理人: 毛健;杜小鋒

1.一種電路裝置，其特征在于，所述電路裝置包括：

指數加法器電路，其被配置為將第一指數和第二指數相加并產生輸出指數；

尾數乘法器電路，其被配置為將第一尾數和第二尾數相乘并產生輸出尾數；

第一轉換電路，其耦接到所述指數加法器電路和所述尾數乘法器電路的輸出端，所述第一轉換電路被配置為將所述輸出指數和所述輸出尾數轉換為定點數；

累加寄存器；和

累加器電路，其耦接到所述轉換電路和所述累加寄存器，所述累加器電路被配置為將所述累加寄存器的內容和所述定點數相加為累加值，并將所述累加值存儲在所述累加寄存器中。

2.根據權利要求1所述的電路裝置，其特征在于，所述電路裝置還包括：

第二轉換電路，其被配置為將來自所述累加寄存器的定點輸出轉換為浮點輸出；

共享指數寄存器，其被配置為存儲第一共享指數和第二共享指數；和

指數恢復電路，其被配置為基于所述第一共享指數、所述第二共享指數和所述浮點輸出的指數將所述浮點輸出的指數更新為擴展指數。

3.根據權利要求1或2所述的電路裝置，其特征在于，所述電路裝置還包括第二轉換電路，所述第二轉換電路耦接到所述累加寄存器的輸出端，所述第二轉換電路被配置為將來自所述累加寄存器的定點值轉換為浮點值。

4.根據權利要求1-3中的任一項所述的電路裝置，其特征在于，所述電路裝置還包括：

所述指數加法器電路的多個實例；

所述尾數乘法器電路的多個實例；

所述第一轉換電路的多個實例；并且

其中，所述累加器電路耦接到所述第一轉換電路的多個實例，并且包括單指令多數據加法器電路，所述單指令多數據加法器電路被配置為將來自多個第一轉換電路中的第一對第一轉換電路的第一對操作數相加，同時并行地將來自所述多個第一轉換電路中的第二對第一轉換電路的第二對操作數相加。

5.根據權利要求1-4中的任一項所述的電路裝置，其特征在于，所述電路裝置還包括神經網絡，所述神經網絡包括乘法和累加MAC電路的陣列，其中每個MAC電路包括所述指數加法器電路、所述尾數乘法器電路、所述第一轉換電路、所述累加寄存器、和所述累加器電路的各自實例。

6.一種方法，其特征在于，所述方法包括：

將第一共享指數和第二共享指數分別存儲在第一共享指數寄存器和第二共享指數寄存器中；

將第一指數和第二指數相加并產生輸出指數；

將第一尾數與第二尾數相乘并產生輸出尾數；

將累加寄存器的內容和基于所述輸出指數和所述輸出尾數的值相加為累加值；

將所述累加值存儲在所述累加寄存器中；和

基于所述第一共享指數、所述第二共享指數和所述累加值的指數，將所述累加值的指數更新為擴展指數。

7.根據權利要求6所述的方法，其特征在于，所述方法還包括：

由操作數格式化電路將兩個或更多個浮點被乘數組合成多被乘數操作數；

由所述操作數格式化電路將兩個或更多個浮點乘數組合成多乘數操作數；

其中，所述相乘包括將所述多被乘數操作數與所述多乘數操作數相乘，并輸出具有四個或更多個尾數乘積的值；

通過指數加法器電路的四個或更多個實例中的每個實例，將所述兩個或更多個浮點被乘數中的一個浮點被乘數的指數和所述兩個或更多個浮點乘數中一個浮點乘數的指數相加，并產生輸出指數；

通過第一轉換電路的四個或更多個實例中的每個實例，將所述輸出指數以及所述尾數乘積中的一個尾數乘積轉換成定點數；

通過累加器電路的四個或更多個實例，將累加器寄存器的四個或更多個實例中的一個實例的內容和所述定點數相加為累加值，并將所述累加值存儲在所述累加寄存器的實例中的一個實例中；

通過第二轉換電路的四個或更多個實例，將來自所述累加寄存器的實例中的一個實例的定點輸出轉換為浮點輸出；和

通過指數恢復電路的四個或更多個實例，基于所述第一共享指數、所述第二共享指數和所述浮點輸出的指數，將來自所述第二轉換電路實例中的一個實例的所述浮點輸出的指數更新為擴展指數。