[發明專利]對電子系統設計及相關系統、方法和設備進行時鐘門控分析的方法

在審

• 申請號: 201980056744.6
• 申請日: 2019-08-12
• 公開（公告）號: CN112639795A
• 公開（公告）日: 2021-04-09
• 發明（設計）人: A·奧納;O·M·瑞坦;V·馬爾丘克
• 申請（專利權）人: 微芯片技術股份有限公司
• 主分類號: G06F30/33
• 分類號: G06F30/33;G06F1/3237
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳斌

本公開中描述的系統和方法整體涉及分析電子電路，并且更具體地，涉及分析電子電路中時鐘門控的效率。分析可包括識別時鐘門和/或整個電路浪費的時鐘信號的傳播。在一些實施方案中，例如通過消除至少一些浪費的時鐘信號的傳播，可確定改進時鐘門控效率的修改的門控邏輯。

優先權聲明

本申請要求于2018年8月28日提交的名稱為“對電子系統設計及相關系統、方法和設備進行時鐘門控分析的方法(Method of Clock Gate Analysis of Electronic SystemDesigns and Related Systems,Methods and Devices)”的美國臨時專利申請序列號62/723,589的提交日的權益，并且要求于2018年12月20日提交的名稱為“對電子系統設計及相關系統、方法和設備進行時鐘門控分析的方法(Method of Clock Gate Analysis ofElectronic System Designs and Related Systems,Methods and Devices)”的待決美國專利申請序列號16/228,445的提交日的權益，該待決申請還要求美國臨時專利申請序列號62/723,589的優先權，這些申請各自的內容和公開據此以全文引用方式并入本文。

技術領域

本公開的實施方案整體涉及分析電子電路設計中的時鐘門，并且更具體地，在一些實施方案中，涉及分析由電子電路設計工具插入到電子電路設計中的時鐘門。

背景技術

電子電路設計工具，諸如用于電子計算機輔助設計和電子設計自動化的工具，通常用于電子系統的設計。例如，電子電路、集成電路、專用集成電路和印刷電路板的設計和/或評估。它們生成的設計用于許多目的，包括制造半導體器件以及將設計功能編程到可配置可編程邏輯塊中，諸如用于現場可編程門陣列(FPGA)中。

在制造或釋放電子系統之前，通常評估和驗證電子電路設計。評估和驗證通常涉及執行電子電路設計的模擬以分析系統的功能(或多種功能)-即，給定一組輸入，系統是否生成預期輸出？此外，模擬可用于根據包括與功率消耗有關的預定義量度來測量系統的效率。以舉例的方式，當存儲在集成電路的寄存器中的數據沒有變化時，對那些寄存器計時是電子電路設計對功率的低效使用。

時鐘門控是用于同步電路中以減少功率耗散的技術。其通過向電路(即，“時鐘門”)添加邏輯以禁用部分電路來節省功率，以使得時鐘被禁用于觸發器或電路中不切換狀態或不旨在切換狀態的其他下游邏輯。電子電路設計工具有時將數千個時鐘門插入到電子電路設計中。然而，本公開的發明人現在理解，如果被錯誤配置或者如果用例為邊際的，則時鐘門可節省的功率比正確配置的時鐘門更少，或者在一些情況下，時鐘門可耗費的功率比其節省的更多。

本公開的發明人已經認識到需要用于分析電子電路設計中時鐘門的方法，并且更具體地，需要分析由電子電路設計工具插入到電子電路設計中的時鐘門。

附圖說明

通過結合附圖的詳細描述，本公開的實施方案的目的和優點對于本領域的普通技術人員將是顯而易見的，所述附圖包括：

圖1示出了根據本公開的一個或多個實施方案的尚未改進的示例電子電路的簡化電路圖。

圖2A示出了對應于圖1的電子電路的設想操作的時序圖。

圖2B示出了根據本公開的一個或多個實施方案的對應于改進電子電路的時序圖。

圖3示出了對應于圖2B的時序圖的示例改進電子電路的簡化電路圖。

圖4示出了根據本公開的一個或多個實施方案的時鐘門控分析過程的流程圖。

圖5示出了根據本公開的一個或多個實施方案的示例時鐘門控分析器的功能框圖。

圖6示出了根據本公開的一個或多個實施方案的示例組合邏輯解釋過程的流程圖。