[發明專利]多位并行逐次逼近(SA)閃速模數轉換器(ADC)電路

在審

• 申請號: 201980055829.2
• 申請日: 2019-07-12
• 公開（公告）號: CN112640312A
• 公開（公告）日: 2021-04-09
• 發明（設計）人: B·L·普賴斯
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03M1/14
• 分類號: H03M1/14;H03M1/46;H03M1/78;H03M1/36
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;崔卿虎

1.一種多位并行逐次逼近(SA)閃速模數轉換器(ADC)電路，包括：

數模轉換器(DAC)電路，被配置為：

接收參考電壓；以及

生成多個DAC模擬信號，其中每個DAC模擬信號基于所述參考電壓；

系統比較電路，包括多個并行比較器級，其中所述多個并行比較器級中的每個并行比較器級包括：

一個或多個比較器電路，其中：

每個并行比較器級的所述一個或多個比較器電路的數目等于二(2)的對應并行比較器級的數字位數目次冪的量減去一(1)；并且

所述一個或多個比較器電路中的每個比較器電路被配置為：

接收模擬輸入信號；

接收對應DAC模擬信號；以及

生成數字信號，其中：

如果所述模擬輸入信號具有與所述對應DAC模擬信號相比更大的電壓，則所述數字信號具有邏輯高值；并且

如果所述模擬輸入信號具有與所述對應DAC模擬信號相比更小的電壓，則所述數字信號具有邏輯低值；并且

所述系統比較電路被配置為基于每個對應數字信號來生成與每個并行比較器級相對應的一個或多個數字位，其中所述一個或多個數字位共同生成數字輸出信號，所述數字輸出信號是所述模擬輸入信號的數字表示。

2.根據權利要求1所述的多位并行SA閃速ADC電路，其中所述DAC電路包括多個DAC陣列，所述多個DAC陣列中的每個DAC陣列對應于所述多個并行比較器級中的并行比較器級并且包括若干單輸出DAC電路，其中：

每個DAC陣列的單輸出DAC電路的數目等于對應并行比較器級的所述一個或多個比較器電路的數目；

所述DAC陣列中與所述數字輸出信號的最高有效位相對應的每個單輸出DAC電路被配置為：

接收包括數字位序列的對應試驗位代碼，所述數字位序列具有針對與所述數字輸出信號相對應的一個或多個數字位而定義的值；以及

生成所述對應DAC模擬信號，其中每個對應DAC模擬信號基于所述參考電壓和所述對應試驗位代碼；并且

除了與所述最高有效位相對應的所述DAC陣列之外的所述多個DAC陣列的每個單輸出DAC電路被配置為：

接收每個并行比較器級的對應試驗位代碼和一個或多個數字位；以及

生成所述多個DAC模擬信號，其中每個DAC模擬信號基于所述參考電壓、所述對應試驗位代碼以及對應的一個或多個數字位。

3.根據權利要求2所述的多位并行SA閃速ADC電路，其中所述系統比較電路還包括溫度計至二進制(TTB)電路，被配置為：

從所述多個并行比較器級中的每個并行比較器級的所述一個或多個比較器電路接收所述數字信號；以及

生成與每個并行比較器級相對應的所述一個或多個數字位，其中所述一個或多個數字位共同生成所述數字輸出信號，所述數字輸出信號是所述模擬輸入信號的所述數字表示。

4.根據權利要求1所述的多位并行SA閃速ADC電路，其中所述DAC電路包括多輸出DAC電路，所述多輸出DAC電路包括多個DAC級，其中：

所述多個DAC級中的每個DAC級對應于所述多個并行比較器級中的并行比較器級；并且

所述多個DAC級中的每個DAC級被配置為：

接收對應頂部電壓和對應底部電壓，其中所述對應頂部電壓和所述對應底部電壓的電壓范圍基于所述參考電壓；以及

基于所述對應頂部電壓和所述對應底部電壓，生成若干DAC模擬信號，其中所述DAC模擬信號的數目等于每個對應并行比較器級中的所述一個或多個比較器電路的數目。

5.根據權利要求4所述的多位并行SA閃速ADC電路，其中所述系統比較電路還包括溫度計至二進制(TTB)電路，被配置為：

從所述多個并行比較器級中的每個并行比較器級的所述一個或多個比較器電路接收所述數字信號；以及

生成與每個并行比較器級相對應的所述一個或多個數字位，其中所述一個或多個數字位共同生成所述數字輸出信號，所述數字輸出信號是所述模擬輸入信號的所述數字表示。

6.根據權利要求4所述的多位并行SA閃速ADC電路，其中由所述多個DAC級中的每個DAC級生成的所述若干DAC模擬信號具有作為所述電壓范圍的劃分的值。