[發明專利]用于數字鎖相環的相位連續參考時鐘頻移

在審

• 申請號: 201980042832.0
• 申請日: 2019-07-18
• 公開（公告）號: CN112335181A
• 公開（公告）日: 2021-02-05
• 發明（設計）人: S·泰爾蒂尼克
• 申請（專利權）人: 英特爾公司
• 主分類號: H03L7/10
• 分類號: H03L7/10;H03L7/08
• 代理公司: 北京尚誠知識產權代理有限公司 11322
• 代理人: 龍淳;楊震

1.一種用于數字鎖相環(DPLL)的參考時鐘頻移電路，所述DPLL包括數控振蕩器(DCO)和反饋回路，其中所述DPLL基于具有參考時鐘頻率f_REF的模擬參考信號來生成本地振蕩器信號，所述電路包括：

乘法器電路，其被配置為生成具有所述參考時鐘頻率f_REF的所述模擬參考信號；

數字時鐘電路，其被配置為生成具有所述參考時鐘頻率f_REF的數字參考時鐘信號；

縮放電路，其被配置為控制所述反饋回路以生成具有所述參考時鐘頻率f_REF的反饋信號；以及

控制電路，其被配置為識別目標參考時鐘頻率Nf_REF并接收目標時間，并且作為響應：

在所述目標時間之后的第一非零間隔到期時，控制所述縮放電路以控制反饋回路，以生成具有所述目標參考時鐘頻率Nf_REF的后續反饋信號，其中N為正數；

在所述目標時間之后的第二非零間隔到期時，控制所述乘法器電路以生成具有所述目標參考時鐘頻率Nf_REF的后續模擬參考信號；以及

在所述目標時間之后的第三非零間隔到期時，控制所述數字時鐘電路以生成具有所述目標參考時鐘頻率Nf_REF的后續數字參考時鐘信號。

2.根據權利要求1所述的參考時鐘頻移電路，其中：

所述縮放電路被配置為縮放通道字，該通道字控制反饋回路中的分頻器電路以除數d除以DCO的信號輸出以產生反饋信號；以及

所述控制電路被配置為：控制縮放電路以使分頻器電路在第一非零間隔到期時將由DCO輸出的信號除以d/N的方式將通道字縮放。

3.根據權利要求2所述的參考時鐘頻移電路，其中所述縮放電路包括：

多路復用器；

連接到所述多路復用器的第一輸入端的第一通道字路徑；以及

連接到所述多路復用器的第二輸入端的第二通道字路徑，其中所述第二通道字路徑包括分頻器，所述分頻器將輸入通道字除以N以生成縮放的通道字，以及

其中所述控制電路被配置為在所述第一非零間隔到期時控制所述多路復用器以輸出所述縮放的通道字。

4.根據權利要求1所述的參考時鐘頻移電路，其中：

所述乘法器電路被配置為接收具有振蕩器頻率的振蕩器信號并基于所述振蕩器信號生成所述模擬參考信號；以及

所述控制電路被配置為控制所述乘法器電路在所述第二非零間隔到期時將所述振蕩器頻率乘以N。

5.根據權利要求4所述的參考時鐘頻移電路，其中所述乘法器電路包括：

多路復用器；

連接到所述多路復用器的第一輸入端的第一振蕩器信號路徑；以及

連接到所述多路復用器的第二輸入端的第二振蕩器信號路徑，其中所述第二振蕩器信號路徑包括乘法電路，所述乘法電路將所述振蕩器頻率乘以N以生成相乘的振蕩器信號，以及

其中所述控制電路被配置為：

在所述第二非零間隔到期時，啟用所述乘法電路；以及

在所述第二非零間隔到期之后的預定間隔之后，控制所述多路復用器輸出所述相乘的振蕩器信號。

6.根據權利要求5所述的參考時鐘頻移電路，其中所述第一振蕩器信號路徑包括多個緩沖器，所述多個緩沖器被配置為：與由所述乘法電路引起的所述振蕩器信號的延遲相比，以相同方式延遲所述振蕩器信號。

7.根據權利要求1至6中任一項所述的參考時鐘頻移電路，其中：

所述數字時鐘電路包括時鐘門控電路，其被配置為接收主時鐘信號，并通過傳遞所述主時鐘信號的每第x個脈沖，來生成具有參考時鐘頻率f_REF的所述數字參考信號；以及

所述控制電路被配置為：控制所述時鐘門控電路，通過在第三非零間隔到期時傳遞所述主時鐘信號的每個x/N脈沖，來生成所述數字參考時鐘信號。