[發(fā)明專(zhuān)利]數(shù)字信號(hào)處理器及操作方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201980041552.8
• 申請(qǐng)日: 2019-06-19
• 公開(kāi)（公告）號(hào): CN112425075A
• 公開(kāi)（公告）日: 2021-02-26
• 發(fā)明（設(shè)計(jì)）人: S·彼得莫姆
• 申請(qǐng)（專(zhuān)利權(quán)）人: 門(mén)塔公司
• 主分類(lèi)號(hào): H03K19/003
• 分類(lèi)號(hào): H03K19/003;G06F9/38
• 代理公司: 永新專(zhuān)利商標(biāo)代理有限公司 72002
• 代理人: 賈麗萍

一種靈活的數(shù)字信號(hào)處理器模塊包括濾波器單元，其包括乘法器和加法器，其中乘法器從存儲(chǔ)器和移位寄存器查找表接收輸入。數(shù)字信號(hào)處理器模塊可以通過(guò)提供來(lái)自存儲(chǔ)器的合適的濾波器系數(shù)和來(lái)自移位寄存器查找表的數(shù)據(jù)值來(lái)實(shí)現(xiàn)數(shù)字濾波器，例如FIR或IIR濾波器。可選狀態(tài)機(jī)可以確保存儲(chǔ)器移位寄存器查找表的尋址以及數(shù)字信號(hào)處理器模塊的多個(gè)實(shí)例之間的同步，其中這些實(shí)例是特定的濾波器實(shí)現(xiàn)所需要的。提出的架構(gòu)提供了額外操作模式，其中支持濾波器實(shí)現(xiàn)以外的操作。

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)字信號(hào)處理器架構(gòu)。

背景技術(shù)

數(shù)字信號(hào)處理器是為數(shù)字信號(hào)處理操作(例如數(shù)字濾波器、壓縮等)提供專(zhuān)用支持的數(shù)字電子模塊。

可以以很多形式來(lái)提供數(shù)字信號(hào)處理器功能，包括獨(dú)立的微處理器，作為“封裝中的系統(tǒng)”單元的一部分，或者作為FPGA架構(gòu)中的專(zhuān)用塊。

FPGA是一種可編程邏輯器件。它們通?；跇?biāo)準(zhǔn)的可編程邏輯塊，大量的可編程邏輯塊布置在一起以實(shí)現(xiàn)各種功能。

圖1示意性地示出了目前技術(shù)中已知的FPGA系統(tǒng)的示例。

如圖1所示，F(xiàn)PGA芯片10包括多個(gè)邏輯塊11。芯片還包括多個(gè)輸入/輸出端口12。連接這些邏輯塊11和輸入/輸出端口12的是多個(gè)軌道14。在這些軌道的交接點(diǎn)處提供了許多可編程的布線區(qū)域13，它們也可以被稱(chēng)為開(kāi)關(guān)盒。在這些可編程布線區(qū)域中，提供了開(kāi)關(guān)，這些開(kāi)關(guān)可以在存儲(chǔ)在與每個(gè)開(kāi)關(guān)相連接的位單元存儲(chǔ)器中的邏輯值的控制下，選擇性地連接任何一對(duì)相交的軌道。在系統(tǒng)啟動(dòng)時(shí)從非易失性存儲(chǔ)器中設(shè)置位單元存儲(chǔ)器值。因此，通過(guò)根據(jù)需要設(shè)置開(kāi)關(guān)存儲(chǔ)器中的值，可以將任何邏輯塊的任何連接耦合至任何其它邏輯塊的連接或者任何輸入/輸出端口12。類(lèi)似地，任何一個(gè)輸入/輸出端口可以連接到任何其它輸入/輸出端口。因此，通過(guò)適當(dāng)?shù)嘏渲么鎯?chǔ)器單元以定義每個(gè)邏輯塊的操作，以及定義開(kāi)關(guān)存儲(chǔ)器13以在邏輯塊之間建立適當(dāng)?shù)倪B接，可以實(shí)現(xiàn)任何所需的功能。

雖然FPGA的基本原理是基于通過(guò)標(biāo)準(zhǔn)邏輯塊的適當(dāng)連接和適當(dāng)邏輯值實(shí)現(xiàn)任何數(shù)字運(yùn)算的可能性，但在某些情況下，這種通用方法在用于實(shí)現(xiàn)給定功能的芯片表面積以及在應(yīng)用所需的功能進(jìn)行操作時(shí)消耗的能量方面效率極低。因此，許多現(xiàn)代FPGA架構(gòu)包括專(zhuān)用塊15，其包括專(zhuān)門(mén)設(shè)計(jì)為支持某些特定功能的電路。

某些FPGA架構(gòu)提供了這樣的專(zhuān)用塊15以支持?jǐn)?shù)字信號(hào)處理操作。

圖2示出了現(xiàn)有技術(shù)中已知的數(shù)字信號(hào)處理塊。

如圖2所示，提供了一個(gè)包含兩個(gè)輸入211和212的塊200，每個(gè)輸入由中繼器213和214緩存。輸入211和212通過(guò)另一個(gè)中繼器221將值提供給乘法器220，乘法器220將其輸出提供給加法器230。加法器通過(guò)另一個(gè)中繼器216接收第二輸入215，并通過(guò)又一個(gè)中繼器231發(fā)射塊輸出217。取決于實(shí)施方式的細(xì)節(jié)，可以使用或不使用各種中繼器。

作為如上所述的FPGA架構(gòu)中的塊，DSP塊可以連接到由FPGA的其它塊提供的任何合適的邏輯單元。具體而言，這些其它塊通常將是如上所述的標(biāo)準(zhǔn)邏輯塊，可以被配置為提供所需的操作可能需要的任何邏輯輸入。通過(guò)向一個(gè)輸入211或212提供合適的系數(shù)值，以及向另一輸入提供適當(dāng)定時(shí)的一系列數(shù)據(jù)值，并配置其它邏輯塊以累加輸出值，可以實(shí)現(xiàn)過(guò)濾器和其它功能。

例如，可以在Xilinx Virtex 5或Xilinx Virtex 4FPGA架構(gòu)的用戶(hù)指南中找到這些方法的示例。

特別應(yīng)了解，盡管如上所述的現(xiàn)有技術(shù)方法在某種程度上提高了DSP架構(gòu)的效率，但它們依賴(lài)于外部邏輯單元來(lái)支持特定DSP操作的實(shí)現(xiàn)意味著在所需的空間、消耗的能量、時(shí)鐘分配等方面，所得的電路仍處于次優(yōu)狀態(tài)。期望提供一種DSP架構(gòu)，其在保持高度通用性的同時(shí)提供更多集成功能。

發(fā)明內(nèi)容