[發明專利]D型觸發器電路

在審

• 申請號: 201980038064.1
• 申請日: 2019-05-30
• 公開（公告）號: CN112567631A
• 公開（公告）日: 2021-03-26
• 發明（設計）人: 小林和淑;古田潤;山田晃大
• 申請（專利權）人: 國立大學法人京都工蕓纖維大學;道芬設計公司
• 主分類號: H03K3/3562
• 分類號: H03K3/3562;H01L21/822;H01L27/04
• 代理公司: 北京柏杉松知識產權代理事務所(普通合伙) 11413
• 代理人: 羅小晨;程強

D型觸發器電路(1)為向一般的D型觸發器電路具有的pMOS晶體管(p1)～(p7)、(p11)～(p15)和nMOS晶體管(n1)～(n7)、(n11～(n15)追加了pMOS晶體管(p8)和nMOS晶體管(n8)的結構。

技術領域

本發明涉及一種D型觸發器電路，尤其涉及一種提高了對軟錯誤的耐性的D型觸發器電路。

背景技術

集成電路(LSI)通過微細化和高集成化來提高性能，由此，能夠在計算機的性能提高并且微細化進步這樣的周期上前行。然而，伴隨著工藝的微細化，以軟錯誤為代表的短暫性的錯誤增加。軟錯誤是在暴露于嚴酷的宇宙射線的宇宙空間中所使用的集成電路的問題，近年來在地面上也需要軟錯誤的對策。軟錯誤是指由于輻射線通過或碰撞集成電路生成電子空穴對，存儲器的保持值、觸發器的邏輯值暫時反轉的錯誤。

軟錯誤的發生原理示于圖14。當中子束與襯底的Si原子碰撞時，產生二次離子。當α射線、重離子、二次離子通過擴散層的附近時，擴散、耗盡層的電場引起的漂移導致電子或空穴聚集在擴散層。該電子或空穴導致漏極的電位變化從而輸出反轉。

如圖15和圖16所示，當輻射線通過構成鎖存器電路的晶體管時，由輻射線的電離作用產生的電荷導致晶體管的輸出的高(高電平)和低(低電平)暫時反轉。當該晶體管的輸出在反轉了的狀態下穩定時，電路出現故障。

因此，對于需要高可靠性的醫療設備、飛機和汽車或者電路規模大的服務器、超級計算機等所使用的集成電路，應對軟錯誤的對策變得尤其必要。此外，近年來伴隨著集成電路的微細化的集成化、電源電位的降低導致軟錯誤的影響正在顯現。對以后的集成電路來說，軟錯誤的對策是不可缺少的。

作為軟錯誤對策，可考慮在電路級中應對的方法和在構成電路的器件級中應對的方法。

作為在電路級中的對策，能夠舉出利用將存儲元件(觸發器電路)多路復用的結構的對策。

圖17示出將觸發器(FF)電路三模化、將多數表決電路與各個觸發器電路的輸出連接了的TMRFF(Triple Modular Redundancy Flip Flop，三模冗余觸發器)。在TMRFF中，即使三個觸發器電路之中一個由于軟錯誤導致輸出的高和低反轉，如果其他兩個保持正確的輸出的值，則多數表決電路根據多數表決輸出正確的信號。像這樣，通過將觸發器電路多?；?，對軟錯誤的耐性變強。然而，由于將觸發器電路三模化，所以與一般的D型觸發器電路相比，TMRFF的電路面積、延遲時間和耗電分別增加到5.2倍、1.5倍和3.2倍左右。

像這樣，在電路級中的對策雖然可靠性變高，但是存在面積、延遲時間和耗電的開銷大這樣的問題。

與此相對，作為在器件級中的對策，能夠舉出利用在硅襯底和晶體管(表面硅)之間設置絕緣物的層的所謂FD-SOI(Fully Depleted Silicon On Insulator，全耗盡絕緣體上硅)結構的對策。

如圖18所示，在FD-SOI結構中，在硅襯底和晶體管之間設置被稱作BOX(BuriedOxide，隱埋氧化物)層的絕緣層。作為BOX層，主要可使用SiO₂。由此，由于能夠以BOX層抑制電荷向漏極的收集，所以與體結構(Bulk Structure)相比對軟錯誤的耐性提高到50～100倍左右。

然而，即使是FD-SOI結構，也存在寄生雙極效應導致的軟錯誤的問題。具體地，如圖19所示，在nMOS晶體管的情況下，當利用殘留在襯底的空穴的寄生雙極晶體管變為ON時，電荷被漏極收集，保持值反轉。

因此，為了充分的軟錯誤對策，需要將利用FD-SOI結構的在器件級中的對策和在電路級中的對策組合。