[發明專利]脈沖等離子體沉積蝕刻階梯覆蓋率的改良

有效

• 申請號: 201980036655.5
• 申請日: 2019-05-23
• 公開（公告）號: CN112204706B
• 公開（公告）日: 2022-02-25
• 發明（設計）人: V·V·瓦茨;H·俞;D·帕德希;李昌陵;G·M·阿米科;S·G·卡馬斯
• 申請（專利權）人: 應用材料公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L21/3065;H01L21/67;C23C16/455;H01J37/32;H05H1/46;H01L21/311
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 汪駿飛;侯穎媖

本公開的實施例涉及薄膜的原位沉積和處理以改善階梯覆蓋率的方法。一個實施例中，提供用于處理基板的方法。該方法包括：通過將基板暴露至第一前驅物與第二前驅物的氣體混合物、同時等離子體存在于工藝腔室中，而在基板的多個圖案化特征上形成介電層，其中該等離子體由第一脈沖RF功率形成；在工藝腔室中將介電層暴露于使用氮與氦的氣體混合物的第一等離子體處理；以及通過將介電層暴露于由含氟前驅物與載氣的氣體混合物所形成的等離子體而執行等離子體蝕刻工藝，其中等離子體是在工藝腔室中由第二脈沖RF功率形成。

技術領域

本公開的實施例總體上涉及用于半導體處理的方法。特定而言，本公開的實施例涉及薄膜的原位沉積及處理以改良階梯覆蓋率(step coverage)的方法。

背景技術

介電層已用于許多應用，諸如現代半導體器件的制造中的阻擋層或間隔物。能夠使用諸如化學氣相沉積(CVD)或等離子體增強化學氣相沉積(PECVD)之類的沉積工藝于特征(例如，用于垂直互連件的溝槽或通孔)上沉積介電層。然而，通過PECVD技術將介電層沉積于高深寬比(aspect ratio)特征上且還要有適當階梯覆蓋率一直是具有挑戰性的。由于等離子體無法滲透到深溝槽中，所以PECVD技術傾向于在頂部周圍比在溝槽底部更快地沉積介電層。這造成從頂部夾止(pinch off)狹窄溝槽，而在溝槽中形成空隙。

因此，本領域需要提供一種用于在高深寬比溝槽中沉積介電層而不形成空隙或接縫的改良方法。

發明內容

本公開的實施例涉及薄膜的原位沉積和處理以改善階梯覆蓋率的方法。一個實施例中，提供用于處理基板的方法。該方法包括：通過將基板暴露至第一前驅物與第二前驅物的氣體混合物、同時等離子體存在于工藝腔室中而在該基板的多個圖案化特征上形成介電層工藝腔室，其中該等離子體通過第一脈沖RF功率形成。該方法進一步包括：在該工藝腔室中將該介電層暴露至使用氮與氦的氣體混合物的等離子體處理；以及，通過將該介電層暴露至由含氟前驅物與載氣的氣體混合物所形成的等離子體而執行等離子體蝕刻工藝，其中該等離子體是在該工藝腔室中由第二脈沖RF功率形成。

在另一實施例中，一種用于處理基板的方法包括：通過等離子體沉積工藝在該基板的多個圖案化特征上形成介電層，其中第一等離子體在工藝腔室中由第一脈沖RF功率形成。該方法進一步包括：通過等離子體處理使該介電層致密化，以及通過等離子體蝕刻工藝蝕刻該介電層的一部分，其中第二等離子體由含氟氣體和載氣的氣體混合物形成，其中該第二等離子體由第二脈沖RF功率在工藝腔室中形成。

在另一實施例中，一種用于處理基板的方法包括：通過等離子體沉積工藝在該基板的多個圖案化特征上形成介電層，其中第一等離子體在工藝腔室中由第一脈沖RF功率形成。該方法進一步包括：在該工藝腔室中使用氮和氦的氣體混合物通過等離子體處理使該介電層致密化；在該介電層上形成第一鈍化層；通過等離子體蝕刻工藝蝕刻該第一鈍化層和一部分的該介電層，以形成蝕刻的介電層，其中第二等離子體由第二脈沖RF功率在該工藝腔室中形成。該方法進一步包括在該蝕刻的介電層上形成第二鈍化層。

附圖說明

通過參考附圖中描繪的本公開的說明性實施例，能夠理解上文簡要概述且于下文更詳細討論的本公開的實施例。然而，應注意，附圖僅說明本公開的典型實施例，因此不應視為是對本公開的范圍的限制，因為本公開可允許其他等效實施例。

圖1描繪能夠用于實行本文所述的實施例的沉積系統的示意性剖面視圖。

圖2A和2B描繪根據本公開的實施例的用于在基板上形成介電層的方法的流程圖。

為助于理解，只要可能則使用相同的附圖標號指定附圖中共通的相同元件。附圖并未依照比例繪制，且為了清楚起見而可能經過簡化。構想到，一個實施例的元件和特征可以有利地并入其他實施例而無須贅述。

具體實施方式