[發明專利]鎖相環電路

在審

• 申請號: 201980015277.2
• 申請日: 2019-02-15
• 公開（公告）號: CN111771332A
• 公開（公告）日: 2020-10-13
• 發明（設計）人: 有坂直也;藤原徹哉;江藤慎一郎
• 申請（專利權）人: 索尼半導體解決方案公司
• 主分類號: H03K5/26
• 分類號: H03K5/26;H03L7/085
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 余剛

本技術涉及能夠降低功耗的鎖相環電路。鎖相環電路包括：SAR?ADC，包括兩個電容器，并且輸出從兩個電容器生成的電壓之間的比較結果；電流源，用電流對兩個電容器充電；第一開關，布置在兩個電容器中的一個電容器與電流源之間，并且被提供有具有參考頻率的第一時鐘與具有高于第一時鐘的頻率的第二時鐘之間的相位差；以及第二開關，布置在兩個電容器中的另一電容器與電流源之間，并且被提供有第二時鐘。本公開例如可以應用于無線通信設備。

技術領域

本技術涉及鎖相環電路，并且更具體地，涉及允許降低功耗的鎖相環電路。

背景技術

對于即將到來的IoT時代，需要降低LSI的功率。對于安裝在LSI上的模擬模塊的功耗，局部振蕩器的功耗占大比例。局部振蕩器包括PLL電路。近來，有時已經使用了全數字PLL(ADPLL)電路。

ADPLL電路從數字設定頻率數據頻率命令字(FCW)和外部參考頻率生成DCO頻率，以滿足DCO頻率＝FCW×參考頻率的關系。為了將DCO頻率與參考頻率之間的比率與FCW相匹配，ADPLL包括：計數器電路，檢測DCO頻率信號Fdco與參考頻率信號Fref之間的整數相位差；以及時間-數字轉換器(TDC)電路，檢測小數相位(fractional phase)差。

計數器電路通過對在Fref的一個周期內輸入了多少個Fdco的周期進行計數來檢測整數相位差，并且因此必須在Fref的一個周期內一直操作。另一方面，TDC電路僅需要檢測Fref與Fdco的邊沿之間的相位差，并且因此不需要在Fref的一個周期內一直繼續操作，并且可以間歇操作。間歇操作減少了每小時平均電流消耗，并且因此允許功率降低。

TDC電路在若干反相器電路級中延遲Fdco，并且用鎖存電路捕獲Fref的上升邊沿，由此檢測相位差。該配置簡單但難以在低功率下操作，因為當Fref與Fdco之間的相位差很大時需要操作大量反相器電路以生成延遲，從而導致電流消耗的增加。

因此，非專利文獻1提出了一種TDC電路，被設計為改進增加的功耗。TDC電路在相位檢測器(PD)中生成Fref與Fdco之間的相位差的信號，并且在相位差的信號的時間內用來自電荷泵(CP)的電流對電容器C1充電，以獲得電壓V_F。

而且，在獲得電壓V_F之后，TDC電路用來自CP的電流對電容器C2充電，以生成電壓V_RAMP，并且對Fdco的脈沖的數量進行計數(計數數量：n)直到電壓V_F和電壓V_RAMP在單斜率ADC(SS-ADC)中相交。電容器C1和電容器C2是1:N。因此，電壓V_F和電壓V_RAMP的斜率是N:1。因此，n/N是AD轉換值并且是Fref與Fdco之間的相位差。

引用列表

非專利文獻

非專利文獻1：Somnath Kundu,Bongjin Kim,Chris H.Kim,“19.2A0.2-1.45GHzSubsampling Fractional-N All-Digital MDLL with Zero-Offset Aperture PD-BasedSpur Cancellation and In-Situ Timing Mismatch Detection”，2016IEEEInternational Solid-State Circuits Conference,February3,2016,[線上][于2018年1月25日搜索]，互聯網URL:http://www.ee.umn.edu/groups/VLSIresearch/papers/2016/ISSCC16_M DLL.pdf。

發明內容

本發明待解決的技術問題