[發明專利]含有到豎直通道底部的源極觸點的三維存儲器裝置及其制作方法

在審

• 申請號: 201980005958.0
• 申請日: 2019-02-14
• 公開（公告）號: CN111433912A
• 公開（公告）日: 2020-07-17
• 發明（設計）人: 西川昌利;S.矢田;M.堤
• 申請（專利權）人: 桑迪士克科技有限責任公司
• 主分類號: H01L27/11551
• 分類號: H01L27/11551;H01L27/11578;H01L27/11524
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邱軍

一種三維存儲器裝置包含：位于襯底上方的源極層級材料層，所述源極層級材料層含有源極觸點層；位于襯底層級材料層上方的絕緣層和導電層的交替堆疊；存儲器堆疊結構，其延伸穿過所述交替堆疊，使得所述存儲器堆疊結構中的每一個包含存儲器膜和具有接觸所述源極觸點層的相應水平表面的底部表面的豎直半導體通道；以及電介質柱結構，其嵌入于所述襯底層級材料層內且位于所述存儲器堆疊結構之間。

相關申請的交叉引用

本申請案要求2018年6月4日提交的第15/997,194號美國非臨時專利申請案的優先權，該案的全部內容以引用的方式并入本文中。

技術領域

本發明大體上涉及半導體裝置的領域，且具體來說涉及在代替源極觸點層與豎直半導體通道之間具有增強源極觸點的三維存儲器裝置及其制造方法。

背景技術

在T.Endoh等的標題為“具有堆疊包圍柵極晶體管(S-SGT)結構化單元的新型超高密度存儲器(Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell)”(IEDM學報(2001)33-36)的論文中公開了每單元具有一個位的三維豎直NAND串。

發明內容

根據本公開的一方面，提供一種三維存儲器裝置，其包括：位于襯底上方的源極層級材料層，所述源極層級材料層包括源極觸點層；位于襯底層級材料層上方的絕緣層和導電層的交替堆疊；延伸穿過所述交替堆疊的存儲器堆疊結構，其中所述存儲器堆疊結構中的每一個包括存儲器膜和具有接觸源極觸點層的相應水平表面的底部表面的豎直半導體通道；以及電介質柱結構，其嵌入于襯底層級材料層內且位于存儲器堆疊結構之間。

根據本公開的另一方面，一種形成三維存儲器裝置的方法包含：在襯底上方形成其中嵌入電介質柱結構的處理中源極層級材料層，所述處理中源極層級材料層包括源極層級犧牲層；在襯底層級材料層上方形成絕緣層和間隔物材料層的交替堆疊，其中間隔物材料層被形成為導電層或隨后被導電層代替；形成延伸穿過所述交替堆疊的存儲器堆疊結構，其中存儲器堆疊結構中的每一個包括存儲器膜和豎直半導體通道；通過移除源極層級犧牲層來形成源極腔，其中電介質柱結構對上覆于源極腔的交替堆疊提供結構支撐；以及在源極腔中的每一豎直半導體通道的底部表面上形成源極觸點層。

附圖說明

圖1A是根據本公開的實施例在半導體襯底上形成半導體裝置、下部層級電介質層、下部金屬互連結構和處理中下部源極層級材料層之后的示例性結構的豎直橫截面圖。

圖1B是圖1A的示例性結構的俯視圖。Z形豎直平面A-A'是圖1A的豎直橫截面圖的平面。

圖1C是沿著圖1B的豎直平面C-C'的處理中下部源極層級材料層的放大圖。

圖2A是根據本公開的實施例在形成電介質柱結構之后的示例性結構的豎直橫截面圖。

圖2B是圖2A的示例性結構的俯視圖。Z形豎直平面A-A'是圖2A的豎直橫截面圖的平面。

圖2C是沿著圖2B的豎直平面C-C'的處理中下部源極層級材料層和電介質柱結構的放大圖。

圖2D是沿著圖2B的豎直平面C-C'的處理中下部源極層級材料層和電介質柱結構的替代性配置的放大圖。

圖3A是根據本公開的實施例在形成處理中源極層級材料層之后的示例性結構的豎直橫截面圖。

圖3B是沿著豎直平面的處理中下部源極層級材料層的放大圖。

圖4是根據本公開的實施例在形成第一絕緣層和第一間隔物材料層的第一層交替堆疊之后的示例性結構的豎直橫截面圖。