[發明專利]三維存儲器件及其制造方法

有效

• 申請號: 201980000186.1
• 申請日: 2019-01-08
• 公開（公告）號: CN109891588B
• 公開（公告）日: 2020-06-26
• 發明（設計）人: 姚蘭;薛磊
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11578
• 分類號: H01L27/11578;H01L27/11563;H01L27/11568
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 林錦輝

提供了一種三維(3D)存儲器件及其制造方法。該方法包括如下步驟。在襯底上形成交替電介質疊層。形成在垂直方向上穿過交替電介質疊層的垂直結構。去除所述交替電介質疊層的底部電介質層。在去除所述底部電介質層之后，在所述襯底和所述交替電介質疊層之間形成外延層。在外延層上形成絕緣層。絕緣層位于外延層和交替電介質疊層之間。可以避免形成垂直結構的步驟對外延層的影響，并且因此可以避免外延層和底部電介質層之間界面處的缺陷。

技術領域

本公開涉及一種存儲器件及其制造方法，更具體而言，涉及一種三維(3D)存儲器件及其制造方法。

背景技術

通過改善工藝技術、電路設計、編程算法和制造工藝，平面存儲單元被縮放到更小尺寸。然而，隨著存儲單元的特征尺寸接近下限，平面工藝和制造技術變得具有挑戰性并且成本高昂。結果，平面存儲單元的存儲密度接近上限。

三維(3D)存儲架構能夠解決平面存儲單元中的密度限制。3D存儲架構包括存儲陣列和用于控制發往和發自存儲陣列的信號的外圍器件。在常規3D存儲架構中，在穿過半導體襯底上的多個層疊結構的溝道孔中形成存儲串。在每個溝道孔的底部形成外延結構，用于電連接存儲串的溝道層和半導體襯底。不過，用于形成溝道孔的蝕刻工藝可能對半導體襯底造成損傷，并影響在溝道孔底部形成的外延結構的質量。尤其是在溝道孔密度增大時，難以控制外延結構的質量。此外，必須要通過蝕刻工藝去除外延結構上形成的ONO結構的一部分，用于暴露外延結構，蝕刻工藝可能對ONO結構和/或存儲串的溝道層導致損傷。因此，必須要修改3D存儲器件的結構和/或制造工藝，以改善3D存儲器件的電氣性能和/或制造良率。

發明內容

在本公開中提供了一種三維(3D)存儲器件及其制造方法。在形成穿過交替電介質疊層的垂直結構之后，并且在襯底和交替電介質疊層之間形成外延層之前，去除在襯底上形成的交替電介質疊層的底部電介質層。可以避免形成垂直結構對外延層的影響。可以減少外延層和交替電介質疊層的底部電介質層之間界面處的缺陷，因為由外延層上形成的絕緣層替換了交替電介質疊層的底部電介質層。可以相應地提高3D存儲器件的制造良率和電氣性能。

根據本公開的實施例，提供了一種3D存儲器件的制造方法。該制造方法包括如下步驟。在襯底上形成交替電介質疊層。形成在垂直于所述襯底表面的垂直方向上穿過所述交替電介質疊層的垂直結構。去除所述交替電介質疊層的底部電介質層。在去除所述底部電介質層之后，在所述襯底和所述交替電介質疊層之間形成外延層。在外延層上形成絕緣層。絕緣層位于外延層和交替電介質疊層的電介質層之間。

在一些實施例中，在形成絕緣層之前，由間隙將外延層與交替電介質疊層分隔開。

在一些實施例中，通過對外延層執行氧化工藝形成絕緣層。

在一些實施例中，該外延層包括在與所述垂直方向正交的水平方向上位于所述絕緣層和所述垂直結構之間的突出部分。

在一些實施例中，該外延層的頂表面在所述垂直方向上比所述絕緣層的底表面更高。

在一些實施例中，該制造方法還包括：在形成所述交替電介質疊層之前在所述襯底中形成摻雜區，并且通過選擇性外延生長(SEG)工藝在所述摻雜區上形成所述外延層。

在一些實施例中，垂直結構的一部分位于交替電介質疊層下方，該垂直結構包括半導體層和圍繞半導體層的存儲層。該制造方法還包括：在形成所述外延層之前，去除所述存儲層的一部分，用于暴露所述半導體層在所述交替電介質疊層下方的一部分，并且所述外延層與所述半導體層的暴露部分連接。

在一些實施例中，該制造方法還包括：在形成所述交替電介質疊層之前在所述襯底上形成虛設層，其中所述虛設層在所述垂直方向上位于所述襯底和所述交替電介質疊層之間；以及在形成所述外延層之前去除所述虛設層。

在一些實施例中，所述交替電介質疊層包括在所述垂直方向上交替疊置的多個電介質層和多個犧牲層。