[實用新型]一種基于FPGA通用接口的雙向MIPI接口電路

有效

• 申請?zhí)枺?/td>: 201922445593.3
• 申請日: 2019-12-30
• 公開（公告）號: CN211403179U
• 公開（公告）日: 2020-09-01
• 發(fā)明（設(shè)計）人: 馮曉玲;姬晶;王興興;賈紅;陳維新;韋嶔;程顯志
• 申請（專利權(quán)）人: 西安智多晶微電子有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 西安嘉思特知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 61230
• 代理人: 閆家偉

本實用新型涉及一種基于FPGA通用接口的雙向MIPI接口電路，包括：FPGA芯片的四個I/O接口、分壓電阻網(wǎng)絡(luò)、下拉電阻網(wǎng)絡(luò)和終端電阻網(wǎng)絡(luò)，其中，四個I/O接口中至少有兩個I/O接口為lvds信號的正、負端口；分壓電阻網(wǎng)絡(luò)包括第一分壓電阻單元和第二分壓電阻單元，第一分壓電阻單元連接在lvds信號的正端口與一個I/O接口之間，第二分壓電阻單元連接在lvds信號的負端口與另一個I/O接口之間；下拉電阻網(wǎng)絡(luò)包括第一下拉電阻單元和第二下拉電阻單元，第一下拉電阻單元連接在lvds信號的正端口與接地端之間，第二下拉電阻單元連接在lvds信號的負端口與接地端之間；終端電阻網(wǎng)絡(luò)連接在lvds信號的正端口與負端口之間。本實用新型的MIPI接口電路無需改變FPGA通用接口需求，同時兼容了MIPI接口。

技術(shù)領(lǐng)域

本實用新型屬于接口兼容技術(shù)領(lǐng)域，具體涉及一種基于FPGA通用接口的雙向MIPI接口電路。

背景技術(shù)

FPGA是由許多的邏輯單元構(gòu)成的邏輯器件，其中邏輯單元包括門、查找表和觸發(fā)器，它具有豐富硬件資源、強大并行處理能力和靈活可重配置能力，在數(shù)據(jù)處理、通信、網(wǎng)絡(luò)等很多領(lǐng)域得到了越來越多的廣泛應用。

移動動產(chǎn)業(yè)處理器接口MIPI(Mobile Industry Processor Interface)是MIPI聯(lián)盟發(fā)起的為移動應用處理器制定的開放標準和規(guī)范，是目前主流的高速圖像傳輸方式，主要應用在圖像傳感器與處理器(CSI接口)、處理器與顯示器(DSI接口)之間數(shù)據(jù)傳輸。CSI接口、DSI接口采用名為D-PHY的物理層鏈路進行傳輸，并將接口標準化，從而增加了設(shè)計靈活性，同時降低了成本，設(shè)計復雜度，功耗和電磁干擾。

MIPI的D-PHY和信號電平如圖1所示，D-PHY包括HS-TX(高速發(fā)送器)，LP-TX(低功耗發(fā)送器)，HS-RX(高速接收器)和LP-RX(低功耗接收器)。MIPI接口采用兩路信號進行傳輸，MIPI接口傳輸模式分為兩種，高速傳輸模式(HS MODE)和低功耗傳輸模式(LP MODE)。當MIPI進行高速傳輸時，兩路信號相當于高速差分接口，可傳輸高達500Mhz的低壓差分信號。當MIPI進行低功耗傳輸時，兩路信號相當于各是LVCMOS12標準接口，傳輸幅度為1.2v的低速信號，如何同時兼容這兩種工作模式成為難點。

目前針對FPGA與MIPI接口通信，通常采用兩種方式，一種采用橋接芯片，如Meticom公司的MC20001、MC20901等，另外一種通過片外搭建電阻網(wǎng)絡(luò)實現(xiàn)將FPGA輸出信號轉(zhuǎn)化為MIPI接口信號，如Lattice、Xilinx廠商。然而由于采用片外搭建電阻網(wǎng)絡(luò)或橋接芯片實現(xiàn)MIPI接口，都難免增加成本，而且不能解決FPGA兼容MIPI接口的問題，另外，并且由于TX和RX的電源不同，需使用不同組的I/O(輸入/輸出)接口，無法避免線長的問題，并且不能實現(xiàn)數(shù)據(jù)的雙向傳輸，占用接口資源較多，影響了FPGA的接口利用率。

實用新型內(nèi)容

為了解決現(xiàn)有技術(shù)中存在的上述問題，本實用新型提供了一種基于FPGA通用接口的雙向MIPI接口電路。本實用新型要解決的技術(shù)問題通過以下技術(shù)方案實現(xiàn)：

本實用新型提供了一種基于FPGA通用接口的雙向MIPI接口電路，包括：FPGA芯片的四個I/O接口、分壓電阻網(wǎng)絡(luò)、下拉電阻網(wǎng)絡(luò)和終端電阻網(wǎng)絡(luò)，其中，

所述四個I/O接口中至少有兩個I/O接口為lvds信號的正、負端口；

所述分壓電阻網(wǎng)絡(luò)包括第一分壓電阻單元和第二分壓電阻單元，所述第一分壓電阻單元連接在所述lvds信號的正端口與一個I/O接口之間，所述第二分壓電阻單元連接在所述lvds信號的負端口與另一個I/O接口之間；

所述下拉電阻網(wǎng)絡(luò)包括第一下拉電阻單元和第二下拉電阻單元，所述第一下拉電阻單元連接在所述lvds信號的正端口與接地端之間，所述第二下拉電阻單元連接在所述lvds信號的負端口與接地端之間；