[實用新型]一種時鐘分頻校準(zhǔn)電路

有效

• 申請?zhí)枺?/td>: 201922085443.6
• 申請日: 2019-11-27
• 公開（公告）號: CN210780705U
• 公開（公告）日: 2020-06-16
• 發(fā)明（設(shè)計）人: 周夢杰;只生武;馬元君
• 申請（專利權(quán)）人: 南京德睿智芯電子科技有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135;H03M1/12
• 代理公司: 南京蘇高專利商標(biāo)事務(wù)所(普通合伙) 32204
• 代理人: 杜鵬爽

本申請公開了一種時鐘分頻校準(zhǔn)電路，包括時鐘分頻電路和分頻時鐘校準(zhǔn)電路；時鐘分頻電路用于基于輸入的采樣時鐘信號輸出占空比可選擇的時鐘分頻信號，作為待校準(zhǔn)時鐘分頻信號；分頻時鐘校準(zhǔn)電路用于基于輸入的待校準(zhǔn)時鐘分頻信號輸出已校準(zhǔn)時鐘分頻信號，已校準(zhǔn)時鐘分頻信號的上升沿與下降沿與采樣信號的上升沿和下降沿對齊。本申請?zhí)峁┑臅r鐘分頻校準(zhǔn)電路實現(xiàn)采樣時鐘的分頻，且有多路不同占空比的分頻時鐘輸出，可供多樣化選擇；同時分頻時鐘皆可與采樣時鐘上升沿對齊，且時鐘高電平結(jié)束時刻也與采樣時鐘clk對齊，避免應(yīng)用在不同模塊的各時鐘采樣到的數(shù)據(jù)不一致，提高整體電路的精確度。

技術(shù)領(lǐng)域

本申請涉及集成電路，具體涉及一種時鐘分頻校準(zhǔn)電路。

背景技術(shù)

在集成電路內(nèi)部通常需要不同模塊的時鐘滿足特定的時序要求。在ADC電路中，高速和高精度一直都是重要的設(shè)計目標(biāo)。而流水線模數(shù)轉(zhuǎn)換器(Pipelined ADC)是一種較為主流的ADC產(chǎn)品之一。為實現(xiàn)更高的精度，往往采用特定的算法用以對電路進行校準(zhǔn)。在含校準(zhǔn)結(jié)構(gòu)的流水線模數(shù)轉(zhuǎn)換器(Pipelined ADC) 中包含主ADC和輔助ADC以及其他功能模塊。為實現(xiàn)最終的校準(zhǔn)功能，需要輔助 ADC的量化采樣時鐘是主ADC的采樣時鐘的多種占空比的某一分頻頻率，且輔助 ADC中的時鐘上升沿控制的采樣結(jié)束時刻需與主ADC保持相位結(jié)束時刻一致。若不對齊，會造成主ADC采樣的數(shù)據(jù)與輔助ADC采樣到的數(shù)據(jù)不一致，從而導(dǎo)致最終的輸出精度下降。傳統(tǒng)的時鐘校準(zhǔn)方法需要估計時鐘失配的誤差，通過各種手段對所需校準(zhǔn)時鐘采樣后的輸出進行補償或者通過各種方式對時鐘進行補償，可能會采用到復(fù)雜的乘法器模塊，減法器模塊等，電路相對較復(fù)雜。

實用新型內(nèi)容

實用新型目的：本申請的目的在于提供一種時鐘分頻校準(zhǔn)電路，用于解決現(xiàn)有技術(shù)中分頻信號與采樣時鐘上升沿及下降沿結(jié)束時不對齊、相位不一致的問題。

技術(shù)方案：本申請?zhí)峁┝艘环N時鐘分頻校準(zhǔn)電路，包括時鐘分頻電路和分頻時鐘校準(zhǔn)電路；

時鐘分頻電路用于基于輸入的采樣時鐘信號輸出占空比可選擇的時鐘分頻信號，作為待校準(zhǔn)時鐘分頻信號；

分頻時鐘校準(zhǔn)電路用于基于輸入的待校準(zhǔn)時鐘分頻信號輸出已校準(zhǔn)時鐘分頻信號，已校準(zhǔn)時鐘分頻信號的上升沿與下降沿與采樣信號的上升沿和下降沿對齊。

進一步地，時鐘分頻電路包括緩沖器和M個分頻D觸發(fā)器，分別為第一分頻D觸發(fā)器、第二分頻D觸發(fā)器……第i分頻D觸發(fā)器……第M分頻D觸發(fā)器；其中M為正整數(shù)即M2，M為偶數(shù)；iM；

第一分頻D觸發(fā)器的輸入端D接高電平，第i分頻D觸發(fā)器的正向輸出端Q 接第i+1分頻D觸發(fā)器的輸入端D；

第M分頻D觸發(fā)器的反向輸出端接緩沖器的輸入端；第i分頻D觸發(fā)器的清零端口均接緩沖器的輸出端；

M個分頻D觸發(fā)器的時鐘輸入端口clk均接采樣時鐘信號。

進一步地，緩沖器可采用一個或多個反相器串聯(lián)的電路結(jié)構(gòu)。

進一步地，分頻時鐘校準(zhǔn)電路包括第一延時電路、反相器、校準(zhǔn)D觸發(fā)器、或非門、第二延時電路和或門；

采樣時鐘信號分別連接第一延時電路和反相器的輸入端，用于輸出采樣時鐘延遲信號和采樣時鐘反相信號；校準(zhǔn)D觸發(fā)器的時鐘輸入端口接入采樣時鐘反相信號，其輸入端D接入待校準(zhǔn)時鐘分頻信號的前一級分頻D觸發(fā)器的反向輸出，其清零端連接至高電平；

校準(zhǔn)D觸發(fā)器的正向輸出端與第一延時電路的輸出端連接至或非門，共同作為或非門的輸入；

第二延時電路輸入端連接待校準(zhǔn)信號，其輸出端與或非門的輸出端連接至或門，共同作為或門的輸入；或門的輸出即為已校準(zhǔn)時鐘分頻信號。

進一步地，第一延時電路可采用一個或多個反相器串聯(lián)的電路結(jié)構(gòu)。