[實用新型]堆疊式的圖像傳感芯片、圖像傳感器和電子設(shè)備

有效

• 申請?zhí)枺?/td>: 201921949168.1
• 申請日: 2019-11-12
• 公開（公告）號: CN210866179U
• 公開（公告）日: 2020-06-26
• 發(fā)明（設(shè)計）人: 姚國峰;沈健
• 申請（專利權(quán)）人: 深圳市匯頂科技股份有限公司
• 主分類號: H01L27/146
• 分類號: H01L27/146
• 代理公司: 北京龍雙利達知識產(chǎn)權(quán)代理有限公司 11329
• 代理人: 孫濤;毛威

本申請實施例提供了一種堆疊式的圖像傳感芯片、圖像傳感器和電子設(shè)備，能夠降低堆疊式圖像傳感芯片的制造成本。該堆疊式的圖像傳感芯片包括：載體晶片，其中設(shè)置有第一凹槽；邏輯晶片，設(shè)置于該第一凹槽中；像素晶片，堆疊于該載體晶片和該邏輯晶片的上方，該像素晶片的表面面積大于該邏輯晶片的表面面積；其中，該像素晶片包括像素陣列，用于接收光信號并轉(zhuǎn)換為電信號，該邏輯晶片包括信號處理電路以及控制電路，該信號處理電路用于處理該電信號，該控制電路用于控制該像素陣列中的多個像素工作；位于該邏輯晶片與該像素晶片之間的再布線層，該邏輯晶片中的該信號處理電路以及該控制電路通過該再布線層與該像素晶片電連接。

技術(shù)領(lǐng)域

本申請涉及半導(dǎo)體芯片領(lǐng)域，并且更為具體地，涉及一種堆疊式的圖像傳感芯片、圖像傳感器和電子設(shè)備。

背景技術(shù)

隨著半導(dǎo)體和集成電路技術(shù)的發(fā)展，芯片的器件類型越來越豐富，集成度越來越高，在二維平面上，隨著半導(dǎo)體工藝發(fā)展到某個極致程度，無法進一步提高芯片的性能，因此，目前業(yè)內(nèi)提出了一種三維堆疊的概念，將芯片從二維擴展到三維，即將不同功能的芯片模塊上下堆疊在一起進行封裝，從而提高芯片的整體性能和良率。

在一種實現(xiàn)方式中，上層晶片(Die)和下層晶片通過晶圓級鍵合工藝(Wafer-level Bonding Process)，以晶圓(Wafer)到晶圓的方式堆疊至一起，以形成堆疊式的三維芯片。為了滿足堆疊的工藝要求，上層晶片和下層晶片具有相同的晶片尺寸，上層晶圓上上層晶片的數(shù)量與下層晶圓上晶片的數(shù)量相等，但當(dāng)上層晶片和下層晶片不是同一類型的晶片時，該堆疊方式會造成晶圓面積的浪費，增加堆疊式芯片的制造成本。

因此，何如降低堆疊式芯片的制造成本，是一項亟待解決的問題。

實用新型內(nèi)容

本申請實施例提供了一種堆疊式的圖像傳感芯片、圖像傳感器和電子設(shè)備，能夠降低堆疊式圖像傳感芯片的制造成本。

第一方面，提供了一種堆疊式的圖像傳感芯片，包括：

載體晶片，其中設(shè)置有第一凹槽；

邏輯晶片，設(shè)置于該第一凹槽中；

像素晶片，堆疊于該載體晶片和該邏輯晶片的上方，該像素晶片的表面面積大于該邏輯晶片的表面面積；

其中，該像素晶片包括像素陣列，用于接收光信號并轉(zhuǎn)換為電信號，該邏輯晶片包括信號處理電路和控制電路，該信號處理電路用于處理該電信號，該控制電路用于控制該像素陣列中的多個像素工作；

位于該邏輯晶片與該像素晶片之間的再布線層，該邏輯晶片中的信號處理電路和控制電路通過該再布線層與該像素晶片電連接。

在本申請的實施方案中，通過載體晶片中第一凹槽為邏輯晶片提供支撐和穩(wěn)定，實現(xiàn)將大面積的像素晶片堆疊在小面積的邏輯晶片上，從而可以在實現(xiàn)堆疊圖像傳感芯片結(jié)構(gòu)的同時，還能夠在晶圓上盡可能多的制造小面積的邏輯晶片，降低單顆邏輯晶片的成本，從而降低芯片整體的制造成本。此外，圖像傳感芯片中的信號處理電路、控制電路與像素電路分離設(shè)置，能夠提高圖像傳感芯片中像素晶片上的感光面積，在減小堆疊式圖像傳感芯片的成本同時，還能夠提高圖像傳感器的性能。

在一種可能的實施方式中，該載體晶片的表面面積與該像素晶片的表面面積相等，該像素晶片與該邏輯晶片之間通過晶圓級鍵合形成堆疊。

采用本申請實施方式的技術(shù)方案，在制造過程中，可以采用晶圓級鍵合工藝制備該堆疊式芯片，且在進行晶圓級鍵合前，對單顆的邏輯晶片以及晶圓上的像素晶片進行測試以篩選出性能良好的晶片，去除性能較差的晶片，提高整體芯片的良率，進一步降低整體的制造成本。