[實用新型]一種大芯片的垂直堆疊結構

有效

• 申請號: 201921840863.4
• 申請日: 2019-10-30
• 公開（公告）號: CN210575949U
• 公開（公告）日: 2020-05-19
• 發明（設計）人: 汪婷;陽芳芳
• 申請（專利權）人: 太極半導體（蘇州）有限公司
• 主分類號: H01L25/18
• 分類號: H01L25/18;H01L23/31;H01L21/56
• 代理公司: 蘇州銘浩知識產權代理事務所(普通合伙) 32246
• 代理人: 于浩江

本實用新型涉及一種大芯片的垂直堆疊結構，包含基板和至少一層堆疊單元；所述堆疊單元包含由下到上依次堆疊的下層芯片、硅墊片和上層芯片，硅墊片通過薄膜黏合劑粘貼在下層芯片上，上層芯片通過埋線膜粘貼在硅墊片上，下層芯片通過薄膜黏合劑粘貼在基板或下側的堆疊單元的上層芯片上；所述的下層芯片和上層芯片均通過鍵合金線與基板電連接；本方案采用spacer和WEF相結合的設計方案，可以有效減小產品翹曲，并降低塑封表面出現模流印的風險；鍵合線的弧高可設計，并且容易檢測，也避免鍵合線不合理地彎曲，從而極大降低制程的難度，有利于產品的大規模生產。

技術領域

本實用新型涉及一種大芯片的垂直堆疊結構，屬于半導體封裝領域。

背景技術

在大芯片的堆疊結構中，絕大數現有技術均采用增加硅墊片（spacer）的方式，spacer位于兩層大芯片之間；而由于spacer厚度較大，最上層芯片到塑封料的表面距離小，極易導致產品翹曲嚴重，同時，也會在塑封料的表面產生模流印記；當有多層spacer存在，導致封裝產品高度過大，無法達到客戶的要求。

現有技術中也有采用埋線膜（WEF，wire·embed·film）的間隔方式，將部分鍵合線被包埋在WEF里面；而WEF的厚度種類極少，可供選擇的厚度有限，無法滿足各種結構設計需求；當單獨采用WEF結構設計時，鍵合線的弧高很難控制，易接觸到芯片功能面的邊緣；采用該結構設計時，鍵合線是否接觸良好，無法有效偵測，制程難度難度大，同時，有些測試也無法進行。

實用新型內容

本實用新型目的是為了克服現有技術的不足而提供一種大芯片的垂直堆疊結構。

為達到上述目的，本實用新型采用的技術方案是：一種大芯片的垂直堆疊結構，包含基板和至少一層堆疊單元；所述堆疊單元包含由下到上依次堆疊的下層芯片、硅墊片和上層芯片，硅墊片通過薄膜黏合劑粘貼在下層芯片上，上層芯片通過埋線膜粘貼在硅墊片上，下層芯片通過薄膜黏合劑粘貼在基板或下側的堆疊單元的上層芯片上；所述的下層芯片和上層芯片均通過鍵合金線與基板電連接。

優選的，同一堆疊單元的下層芯片和上層芯片采用垂直堆疊的方式。

優選的，所述的堆疊單元通過樹脂封裝在基板上。

由于上述技術方案的運用，本實用新型與現有技術相比具有下列優點：

本方案的大芯片的垂直堆疊結構，采用spacer和WEF相結合的設計方案，可以有效減小產品翹曲，并降低塑封表面出現模流印的風險；鍵合線的弧高可設計，并且容易檢測，也避免鍵合線不合理地彎曲，從而極大降低制程的難度，有利于產品的大規模生產。

附圖說明

下面結合附圖對本實用新型技術方案作進一步說明：

附圖1為本實用新型所述的大芯片的垂直堆疊結構的示意圖。

具體實施方式

下面結合附圖及具體實施例對本實用新型作進一步的詳細說明。

本實施例所述的一種大芯片的垂直堆疊結構以兩層大芯片垂直堆疊的Micro_SD類產品為例，如圖1所示，包含基板1、下層芯片2、硅墊片3和上層芯片4；所述下層芯片2通過薄膜黏合劑5粘貼在基板1，硅墊片3通過薄膜黏合劑5粘貼在下層芯片2上，上層芯片4通過埋線膜6粘貼在硅墊片3上，下層芯片2和上層芯片4采用垂直堆疊的方式；所述的下層芯片2和上層芯片4均通過鍵合金線7與基板1電連接。

加工過程如下：

①利用薄膜黏合劑（DAF）EM760,按順序將下層芯片2和硅墊片3粘貼在基板1上，在150C下，烘烤1h；接著設置WB機臺參數，進行下層芯片2的金線的鍵合。