[實用新型]基于電平寬度提取的鎖相加速電路及鎖相環系統

有效

• 申請號: 201921661187.4
• 申請日: 2019-10-07
• 公開（公告）號: CN210469272U
• 公開（公告）日: 2020-05-05
• 發明（設計）人: 韓懷宇;邵要華;趙偉兵
• 申請（專利權）人: 珠海市一微半導體有限公司
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于電平寬度提取的鎖相加速電路，該鎖相加速電路適用的鎖相環包括:鑒頻鑒相器、電荷泵、低通濾波器、壓控振蕩器和分頻器，鑒頻鑒相器、電荷泵、低通濾波器、壓控振蕩器和分頻器依次連接形成一個反饋環路，其特征在于，所述鎖相加速電路包括電平提取控制電路和電流注入開關模塊；

電平提取控制電路設有驅動輸入端、使能控制端和控制輸出端；電流注入開關模塊設有電流步進控制端和電流注入控制端；電平提取控制電路的使能控制端連接外部的使能信號源；電平提取控制電路的控制輸出端連接電流注入開關模塊的電流注入控制端，同時，電流注入開關模塊的電流步進控制端和電平提取控制電路的驅動輸入端都連接于鑒頻鑒相器的一個預設控制信號輸出端，其中，該預設控制信號輸出端輸出的信號是鑒頻鑒相器輸出的用于控制電荷泵進行電流注入的控制信號的反信號；

低通濾波器的信號輸入端連接電荷泵的信號輸出端，低通濾波器的電容輸入端連接電流注入開關模塊的信號輸出端，其中，低通濾波器的電容輸入端是：在低通濾波器內部的阻容串聯支路中，電阻及其串聯的電容的連接節點。

2.根據權利要求1所述鎖相加速電路，其特征在于，所述電流注入開關模塊包括：供電電源、第一零NMOS管、第二零NMOS管和第一零PMOS管；

第一零NMOS管的源極連接第二零NMOS管的漏極，第一零NMOS管的柵極連接第一零NMOS管的漏極，第一零NMOS管的漏極連接電源，使得第一零NMOS管作為限流MOS管；

第二零NMOS管的漏極連接第一零NMOS管的源極，第二零NMOS管的源極連接第一零PMOS管的源極，第二零NMOS管的柵極連接所述預設控制信號輸出端，作為所述電流注入開關模塊的電流步進輸入控制端，用于根據所述預設控制信號輸出端輸出信號的跳變狀態改變第二零NMOS管的導通情況，以實現所述電流注入開關模塊步進式注入電流；

第一零PMOS管的源極連接第二零NMOS管的源極，第一零PMOS管的柵極連接電平提取控制電路的控制輸出端，作為所述電流注入開關模塊的電流注入控制端；第一零PMOS管的漏極作為所述電流注入開關模塊的信號輸出端，連接所述低通濾波器的電容輸入端。

3.根據權利要求1或2所述鎖相加速電路，其特征在于，所述電平提取控制電路包括延時電平產生陣列、脈寬提取陣列和控制信號生成模塊；

所述驅動輸入端連接延時電平產生陣列設置的時鐘輸入端，所述使能控制端連接延時電平產生陣列設置的數據輸入端；

延時電平產生陣列內部包括n+3個級聯的D觸發器，分別對應設置n+3個數據輸出端，其中，與所述使能控制端連接的D觸發器為第一級D觸發器，級聯的脈寬提取單元的級數與相連接的相鄰級聯的兩個D觸發器中相對小的級數相同；

脈寬提取陣列內部包括n+2個級聯的脈寬提取單元，每個脈寬提取單元都設置配有2個脈沖輸入端、1個電荷泄放控制端、1個驅動端和1個脈寬信息輸出端，相鄰級聯的脈寬提取單元都有一個共同的脈沖輸入端，n+2個級聯的脈寬提取單元的驅動端都連接于延時電平產生陣列設置的時鐘輸入端；

延時電平產生陣列中相鄰級聯的兩個D觸發器的數據輸出端對應連接到脈寬提取陣列的相匹配級數的脈寬提取單元的兩個脈沖輸入端；

在延時電平產生陣列中，與所述使能控制端連接的D觸發器的反相輸出端連接每個脈寬提取單元的電荷泄放控制端；

控制信號生成模塊內置的n個比較器，每個比較器的正反相輸入端分別連接相鄰級聯的脈寬提取單元的脈寬信息輸出端，相鄰兩個比較器各自只存在一個輸入端連接同一脈寬提取單元的脈寬信息輸出端，其中，連接同一脈寬提取單元的脈寬信息輸出端的相鄰兩個比較器的輸入端屬性不同，非相鄰兩個比較器的輸入端不連接同一脈寬提取單元的脈寬信息輸出端，比較器的正輸入端連接的脈寬提取單元所屬的級數高于同一比較器的負輸入端連接的脈寬提取單元所屬的級數。

4.根據權利要求3所述鎖相加速電路，其特征在于，在所述延時電平產生陣列內，n+3個級聯的D觸發器的連接結構為：

第一級D觸發器的數據輸入端連接所述使能控制端；

在相鄰級聯的兩個D觸發器中，后一級的D觸發器的數據輸入端連接前一級的D觸發器的數據輸出端；

每一級D觸發器的時鐘端都連接所述驅動輸入端，每一級D觸發器的復位端都連接所述使能控制端。