[實用新型]靜電保護電路及芯片

有效

• 申請號: 201921071000.5
• 申請日: 2019-07-09
• 公開（公告）號: CN210404734U
• 公開（公告）日: 2020-04-24
• 發明（設計）人: 許杞安
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H02H9/04
• 分類號: H02H9/04;H01L27/02
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 孫寶海;袁禮君

本公開提供一種靜電保護電路及芯片，靜電保護電路包括：第一靜電旁路，包括第一P型晶體管，漏極耦接于第一節點，源極耦接于第一電壓，柵極通過第一電阻模塊連接于第二電壓，第一節點電連接于信號輸入引腳；第二靜電旁路，包括第一N型晶體管，漏極耦接于第一節點，源極耦接于第二電壓，柵極通過第二電阻模塊連接于第一電壓；輸入緩沖電路，至少包括柵極耦接于第二節點的第二N型晶體管和第二P型晶體管；第三N型晶體管，耦接于第一節點、第二節點，控制端耦接于第三節點；控制模塊，耦接于第一電壓、第二電壓、第三節點，用于控制第三N型晶體管在ESD電流產生時關斷。本公開實施例可以克服MOS管柵氧化層厚度降低導致的GGNMOS電路保護功能失效問題。

技術領域

本公開涉及半導體技術領域，具體而言，涉及一種靜電保護電路及應用該靜電保護電路的芯片。

背景技術

ESD(Electrostatic Discharge，靜電放電)保護電路的設計對于集成電路芯片具有重要意義。當ESD發生時，瞬態電壓通過芯片管腳(PAD) 進入內部電路，電荷的瞬態累積可對芯片內部電路的器件造成損壞。被設計在PAD旁且耦接于PAD的ESD電路可以為這些瞬態電壓提供低阻旁路，使其進入電源線(VDD或VSS)，保護芯片內部工作電路。

GGNMOS(gate-grounded NMOS，柵極接地的N型MOS管)靜電保護電路是一種常用的靜電保護電路，由柵極接地的晶體管為ESD電流提供低阻旁路，避免其擊穿輸入緩沖電路中的晶體管的柵極氧化層。在現有的GGNMOS靜電保護電路中，GGNMOS的PN結擊穿電壓小于輸入緩沖電路(buffer)中的晶體管的柵氧化層的擊穿電壓，當瞬態ESD 電流通過芯片管腳(PAD)進入時，GGNMOS的PN結被瞬間擊穿，將該電流旁路到電源線，實現保護目的。

但是，隨著工藝進步，晶體管柵氧化層的厚度越來越小，已經低于 PN結的擊穿電壓，ESD電流會首先擊穿輸入緩沖電路的晶體管柵極氧化物，現有的通過GGNMOS形成的ESD保護電路失去意義。

需要說明的是，在上述背景技術部分公開的信息僅用于加強對本公開的背景的理解，因此可以包括不構成對本領域普通技術人員已知的現有技術的信息。

實用新型內容

本公開的目的在于提供一種靜電保護電路，用于至少在一定程度上克服由于相關技術中的缺陷導致的GGNMOS靜電保護電路無法適應由技術進步帶來的柵氧化層厚度降低的問題。

根據本公開的第一方面，提供一種靜電保護電路，包括：

第一靜電旁路，至少包括第一P型晶體管，所述第一P型晶體管的漏極耦接于第一節點，源極耦接于第一電壓，柵極通過第一電阻模塊連接于第一電壓，所述第一節點電連接于信號輸入引腳；

第二靜電旁路，至少包括第一N型晶體管，所述第一N型晶體管的漏極耦接于所述第一節點，源極耦接于所述第二電壓，柵極通過第二電阻模塊連接于所述第二電壓；

輸入緩沖電路，至少包括第二N型晶體管和第二P型晶體管，所述第二N型晶體管的柵極和所述第二P型晶體管的柵極耦接于第二節點；

第三N型晶體管，第一端耦接于所述第一節點，第二端耦接于所述第二節點，控制端耦接于第三節點；

控制模塊，第一端耦接于所述第一電壓，第二端耦接于所述第二電壓，輸出端耦接于所述第三節點，用于控制所述第三N型晶體管在ESD 電流產生時關斷；

其中，所述第一電阻模塊和所述第二電阻模塊用于提供電阻功能。

在本公開的一種示例性實施例中，所述控制模塊包括：

第一電容，第一端耦接于所述第一電壓，第二端耦接于第四節點；

第三電阻模塊，用于提供電阻功能，第一端耦接于所述第四節點，第二端耦接于所述第二電壓；