[實用新型]免保持動態D觸發器、數據運算單元、芯片、算力板及計算設備

有效

• 申請號: 201920991984.2
• 申請日: 2019-06-27
• 公開（公告）號: CN210745099U
• 公開（公告）日: 2020-06-12
• 發明（設計）人: 劉杰堯;張楠賡;馬晟厚;吳敬杰
• 申請（專利權）人: 北京嘉楠捷思信息技術有限公司
• 主分類號: H03K3/012
• 分類號: H03K3/012;H03K3/356;G06Q20/06
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 梁揮;祁建國

1.一種免保持動態D觸發器，其特征在于，包括：

一輸入端、一輸出端以及一時鐘信號端；

一輸入驅動單元，用于反相傳輸所述輸入端的數據；

一第一鎖存單元，用于在時鐘信號控制下鎖存經所述輸入驅動單元反相的所述數據；

一第二鎖存單元，用于鎖存所述輸出端的數據并在時鐘信號控制下將所述第一鎖存單元鎖存的所述數據反相傳輸；

一輸出驅動單元，用于反相并輸出從所述第二鎖存單元接收到的所述數據；

所述輸入驅動單元、所述第一鎖存單元、所述第二鎖存單元以及所述輸出驅動單元依次串接在所述輸入端和所述輸出端之間；

其中，所述第一鎖存單元、所述第二鎖存單元在時鐘信號控制下通過單一元件實現高電平、低電平和高阻三種狀態的輸出。

2.如權利要求1所述的免保持動態D觸發器，其特征在于：所述第一鎖存單元和/或所述第二鎖存單元為三態反相器。

3.如權利要求2所述的免保持動態D觸發器，其特征在于：所述三態反相器進一步包括第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管以及第二NMOS晶體管，所述第一PMOS晶體管、所述第二PMOS晶體管、所述第一NMOS晶體管以及所述第二NMOS晶體管依次串接在電源、地之間。

4.如權利要求3所述的免保持動態D觸發器，其特征在于：更包括一時鐘緩沖器，用于向所述時鐘信號端提供時鐘信號，所述時鐘信號包括一第一時鐘信號及一第二時鐘信號，所述第一時鐘信號與所述第二時鐘信號反相。

5.如權利要求4所述的免保持動態D觸發器，其特征在于：所述第一鎖存單元的所述第一PMOS晶體管、所述第二鎖存單元的所述第二NMOS晶體管根據所述第一時鐘信號進行開關控制；所述第一鎖存單元的所述第二NMOS晶體管、所述第二鎖存單元的所述第一PMOS晶體管根據所述第二時鐘信號進行開關控制。

6.如權利要求4所述的免保持動態D觸發器，其特征在于：所述第一鎖存單元的所述第一PMOS晶體管、所述第二鎖存單元的所述第一NMOS晶體管根據所述第一時鐘信號進行開關控制；所述第一鎖存單元的所述第二NMOS晶體管、所述第二鎖存單元的所述第二PMOS晶體管根據所述第二時鐘信號進行開關控制。

7.如權利要求4所述的免保持動態D觸發器，其特征在于：所述第一鎖存單元的所述第二PMOS晶體管、所述第二鎖存單元的所述第一NMOS晶體管根據所述第一時鐘信號進行開關控制；所述第一鎖存單元的所述第一NMOS晶體管、所述第二鎖存單元的所述第二PMOS晶體管根據所述第二時鐘信號進行開關控制。

8.如權利要求4所述的免保持動態D觸發器，其特征在于：所述第一鎖存單元的所述第二PMOS晶體管、所述第二鎖存單元的所述第二NMOS晶體管根據所述第一時鐘信號進行開關控制；所述第一鎖存單元的所述第一NMOS晶體管、所述第二鎖存單元的所述第一PMOS晶體管根據所述第二時鐘信號進行開關控制。

9.如權利要求1所述的免保持動態D觸發器，其特征在于：所述輸入驅動單元和/或所述輸出驅動單元為反相器。

10.一種數據運算單元，包括互聯連接的控制電路、運算電路、多個免保持動態D觸發器，所述多個免保持動態D觸發器為串聯和/或并聯連接；其特征在于：所述多個免保持動態D觸發器為權利要求1-9中任意一種所述的免保持動態D觸發器。

11.一種芯片，其特征在于，包括至少一個權利要求10中所述的任意一種數據運算單元。

12.一種用于計算設備的算力板，其特征在于，包括至少一個權利要求11中所述的任意一種芯片。