[實用新型]電路和鎖存器

有效

• 申請號: 201920975346.1
• 申請日: 2019-06-26
• 公開（公告）號: CN210157171U
• 公開（公告）日: 2020-03-17
• 發明（設計）人: A·M·韋杰蒂;A·亞恩
• 申請（專利權）人: 意法半導體國際有限公司;意法半導體股份有限公司
• 主分類號: H03K19/003
• 分類號: H03K19/003;H03K19/0944
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;郭星

1.一種電路，其特征在于，包括：

第一鎖存器，所述第一鎖存器包括：

多個存儲節點，所述多個存儲節點包括：

多個數據存儲節點，每個數據存儲節點被配置為存儲具有兩種狀態中的一種狀態的數據位，所述兩種狀態包括第一狀態和第二狀態；以及

多個互補數據存儲節點，每個互補數據存儲節點被配置為存儲所述數據位的補碼；以及

多個第一電壓多依賴級，分別對應于所述多個存儲節點，每個第一電壓多依賴級具有被耦合到所述多個存儲節點中的相應存儲節點的輸出、以及分別被耦合到所述多個存儲節點中的至少兩個其他存儲節點的至少兩個控制輸入，所述第一電壓多依賴級被配置為響應于分別存儲在所述至少兩個其他存儲節點中的兩個數據位的兩個狀態的變化，引起存儲在所述存儲節點中的所述數據位的所述狀態從所述第二狀態變為所述第一狀態。

2.根據權利要求1所述的電路，其特征在于，所述第一鎖存器包括：

多個第二電壓多依賴級，分別對應于所述多個存儲節點，每個第二電壓多依賴級具有被耦合到所述多個存儲節點中的所述相應存儲節點的輸出、以及分別被耦合到所述多個存儲節點中的至少兩個其他存儲節點的至少兩個控制輸入，所述第二電壓多依賴級被配置為響應于分別存儲在所述至少兩個其他存儲節點中的兩個數據位的兩個狀態的變化，引起存儲在所述存儲節點中的所述數據位的所述狀態從所述第一狀態變為所述第二狀態。

3.根據權利要求1所述的電路，其特征在于，所述第一電壓多依賴級被配置為當分別存儲在所述至少兩個其他存儲節點中的所述兩個數據位中的僅一個數據位改變狀態時，或者當分別存儲在所述至少兩個其他存儲節點中的所述兩個數據位中的任何一個數據位都沒有改變狀態時，避免引起存儲在所述存儲節點中的所述數據位的所述狀態從所述第二狀態變為所述第一狀態。

4.根據權利要求2所述的電路，其特征在于，所述第二電壓多依賴級包括：

第一晶體管，具有被耦合到所述存儲節點的第一傳導端子、被耦合到所述至少兩個其他存儲節點中的第一存儲節點的控制端子、以及第二傳導端子；以及

第二晶體管，具有被耦合到所述第一晶體管的所述第二傳導端子的第一傳導端子、被耦合到提供第一電壓的第一電壓節點的第二傳導端子、以及被耦合到所述至少兩個其他存儲節點中的第二存儲節點的控制端子。

5.根據權利要求2所述的電路，其特征在于，所述第二電壓多依賴級包括：

第一晶體管，具有被耦合到所述存儲節點的第一傳導端子、被耦合到所述至少兩個其他存儲節點中的第一存儲節點的控制端子、以及第二傳導端子；以及

第二晶體管，具有被耦合到所述第一晶體管的所述第二傳導端子的第一傳導端子、被耦合到提供第二電壓的第二電壓節點的第二傳導端子、以及被耦合到所述至少兩個其他存儲節點中的第二存儲節點的控制端子。

6.根據權利要求1所述的電路，其特征在于，所述第一鎖存器包括：

第一輸入級，被耦合到所述多個存儲節點，并且被配置為：

接收具有兩種時鐘狀態中的一種時鐘狀態的時鐘信號，所述兩種時鐘狀態包括第一時鐘狀態和第二時鐘狀態；

接收具有數據信號的數據信號；

響應于所述時鐘信號具有所述第一時鐘狀態，基于所述數據信號狀態來設置所述數據位和所述數據位的所述補碼；以及

響應于所述時鐘信號具有所述第二時鐘狀態，避免設置所述數據位和所述數據位的所述補碼。

7.根據權利要求6所述的電路，其特征在于，包括：

第二鎖存器，被耦合到所述第一鎖存器，并且包括多個第二鎖存器存儲節點，所述第二鎖存器被配置為：

接收所述時鐘信號；

響應于所述時鐘信號具有所述第二時鐘狀態，引起存儲在所述多個存儲節點中的數據分別被傳輸到所述多個第二鎖存器存儲節點。