[實用新型]寬字高速分段式進位加法器、計數器及乘法器

有效

• 申請號: 201920764408.4
• 申請日: 2019-05-16
• 公開（公告）號: CN210129212U
• 公開（公告）日: 2020-03-06
• 發明（設計）人: 何群
• 申請（專利權）人: 何群
• 主分類號: G06F7/505
• 分類號: G06F7/505;G06F7/523;G06F7/62;H03K19/20
• 代理公司: 暫無信息
• 代理人: 暫無信息

一種屬于計算機算術運算部件的寬字高速分段式進位加法器、計數器及乘法器。采用超前進位與結點進位相結合的結構，將4位超前進位加法器與進位控制原件組成1個結點，各結點用單鏈串接。可根據各結點產生的條件控制接通或切斷鏈路，動態地將該鏈分割為若干段，每一段保持著本段內各結點所需的進位狀態實現求和運算。該設計首次運用網絡數字總線開關高速開/斷的特性實現字寬可單線串接擴展，具有原件少、連線少、速度快的特點。用同類型原件，可實現128位的加法運算的時延接近8位超前進位加法的時延；其原理組成的128位計數器、64位乘法器，計數頻率接近16位同步計數器的計數頻率、運算時延小于32位wallace乘法器的時延。

技術領域

計算機算術運算部件，尤其是加法器、計數器及乘法器。屬于可編程集成電路設計。

背景技術

計算機系統的性能主要取決于運算器執行指令集的速度，其中耗時最長的是算術指令集。而算術指令集的執行速度又取決于加法器的速度。

1.加法器

以超前進位為代表的樹型加法器結構是通過分組分層實現超前進位。每組用進位傳遞函數(P)和進位產生函數(G)表征該組的進位狀態，將其遞層上傳，再由各層經判斷給出各組的進位值。隨著加法器字寬的增長、層次增多，這種進位結構存在著元件增多、連線增多、連線增長，則進位速度下降的問題。

以曼徹斯特鏈為代表的單鏈式進位加法器結構，是用旁路方式提高進位速度，由P信號控制本組進位鏈是否旁路。由于各旁路結點是用邏輯門或多路開關和傳輸門(模擬)遞級實現的，當字寬的增長時，同樣各結點總時延也將增加、速度下降。

這類字寬擴展困難的進位方式是一種從底層各位的進位狀態遞層推至高層的邏輯結構，是制約計算機寬字運算的主要問題。

2.計數器

通用的16位同步并行計數器具有較高計數頻率。若需大于16位計數時，要串聯N個芯片(每個芯片內4位并行計數)形成片間異步計數。由于片間異步進位時延的原因，計數頻率隨著N的增加明顯下降。

3.乘法器

運行速度較快的華萊士(Wallace)結構乘法器首先將被乘數、乘數(N位字長) 按位相乘得N*N個位點(兩位相”與”的輸出點)形成N個N位字長的底層數據，按規則用CSA(Carry Save Adder)將本層每三個位點全加后得上層的二個位點。每層的變量數量按[2N/3]遞減、變量長度遞增4位、時延遞增4td，逐層推至只有2個變量時，再用2N位的加法器將2個變量相加得乘法的積。這種結構存在著底層數據量大、CSA按3的倍數壓縮規則性差及布線復雜的問題。

上述加法器、計數器及乘法器的問題可歸結為一個進位問題，首先要對加法器的進位方式進行改進，從而實現寬字高速加法器，基于其的原理設計寬字計數器及乘法器。

發明內容

為便于說明問題，本實用新型均采用TTL原件、組件進行邏輯描述，其邏輯描述均可用相應的CMOS原件、組件或可編程及集成方式實現。

按二進制加法原理，兩個N位字長的二進制變量相加時，向前進位的最大數值為1，所以采用單鏈式進位結構，就可以完整表示出進位狀態。但是當前單鏈式設計中往往將多路開關和傳輸門(模擬)理想化(開時內阻＝0，關時內阻＝∽)，實際上其開/關和傳輸時延都難以實現高速運作。隨著網絡技術的發展，專用于進行總線切換的數字總線開關(SW)而非模擬信號傳輸門、多路開關一類原件，具有開通/切斷速度快、傳輸時延小且完全數字化易于集成的特點。本實用新型首次將其引入用作進位的控制，有效提高進位的傳輸速度。

設這種受控單鏈的長度由最低位連至最高位，可根據各位點的邏輯關系來確定是否將鏈路接通(開)或切斷(關)，這樣就可將進位鏈動態地分割為若干段，每一段內保持著本段內各位所需的進位將態，最終并行的實現求和運算。